Войти
В проектировании интегральных схем динамическая логика (или иногда синхронизированная логика ) является методологией проектирования в com. схемы двоичной логики, в частности реализованные в технологии MOS. Он отличается от так называемой статической логики тем, что использует временное хранение информации в паразитных емкостях и емкостях затвора. Он был популярен в 1970-х годах, а недавно стал свидетелем возрождения дизайна высокоскоростной цифровой электроники, в частности, компьютерных процессоров. Динамические логические схемы обычно быстрее, чем статические аналоги, и требуют меньшей площади поверхности, но их сложнее спроектировать. У динамической логики выше, чем у статической, но переключаемые емкостные нагрузки меньше, поэтому общая потребляемая мощность динамической логики может быть выше или ниже в зависимости от различных компромиссов. При ссылке на конкретное семейство логических схем обычно достаточно динамического прилагательного, чтобы отличить методологию проектирования, например динамический CMOS или динамический SOI дизайн.
Динамическая логика отличается от так называемой статической логики тем, что динамическая логика использует тактовый сигнал в его реализация схем комбинационной логики. Обычно тактовый сигнал используется для синхронизации переходов в цепях последовательной логики. Для большинства реализаций комбинационной логики тактовый сигнал даже не нужен.
Статическую / динамическую терминологию, используемую для обозначения комбинаторных схем, не следует путать с тем, как одни и те же прилагательные используются для различения устройств памяти, например статическое ОЗУ из динамическое ОЗУ.
В контексте логического проектирования термин динамическая логика чаще используется по сравнению с синхронизированной логикой, поскольку он проясняет различие между это тип конструкции и статической логики. Чтобы еще больше запутать ситуацию, синхронизированная логика иногда используется как синоним последовательной логики. Такое использование нестандартно, и его следует избегать.
Самая большая разница между статической и динамической логикой состоит в том, что в динамической логике тактовый сигнал используется для оценки комбинационной логики. Однако, чтобы по-настоящему понять важность этого различия, читателю понадобится некоторый фон статической логики.
В большинстве типов логических схем, называемых статической логикой, всегда существует какой-то механизм для управления выходом либо высоким, либо низким. Во многих популярных стилях логики, таких как TTL и традиционный CMOS, этот принцип можно перефразировать как утверждение, что всегда существует путь постоянного тока с низким сопротивлением между выходом и любым из них. напряжение питания или земля. В качестве дополнения, конечно, в этом определении есть исключение в случае выходов с высоким импедансом, таких как буфер с тремя состояниями ; однако даже в этих случаях схема предназначена для использования в более крупной системе, где какой-либо механизм будет управлять выходом, и они не считаются отличными от статической логики.
Напротив, в динамической логике не всегда есть механизм, обеспечивающий высокий или низкий уровень выходного сигнала. В наиболее распространенной версии этой концепции на выходе устанавливается высокий или низкий уровень во время отдельных частей тактового цикла. В течение интервалов времени, когда выход не управляется активно, паразитная емкость заставляет его поддерживать уровень в пределах некоторого диапазона допуска управляемого уровня.
Для динамической логики требуется минимальная тактовая частота, достаточно быстрая, чтобы выходное состояние каждого динамического затвора использовалось или обновлялось до того, как заряд выходной емкости просочится настолько, чтобы вызвать цифровое состояние выход для изменения в течение той части тактового цикла, когда выход активно не используется.
Статическая логика не имеет минимальной тактовой частоты - часы могут быть приостановлены на неопределенное время. Хотя может показаться, что бездействие в течение длительного времени не особенно полезно, это приводит к трем преимуществам:
Возможность приостановить систему в любое время на любой срок также может использоваться для синхронизации ЦП с асинхронным событием. (Хотя есть и другие механизмы для этого, такие как прерывания, циклы опроса, входные контакты процессора на холостом ходу [например, RDY на 6502 ] или механизмы расширения цикла шины процессора, такие как входы WAIT, с использованием аппаратных средств для управления часы для ЦП со статическим ядром проще, они более точны во времени, не используют память программного кода и почти не потребляют энергию ЦП во время ожидания. В базовой конструкции, чтобы начать ожидание, ЦП будет писать в регистр для установки двоичного бита защелки, который будет объединен оператором И или ИЛИ с тактовой частотой процессора, что остановит процессор. Сигнал от периферийного устройства сбросит эту защелку, возобновив работу ЦП. [Аппаратная логика должна блокировать входы управления защелкой по мере необходимости для убедитесь, что переход с фиксацией выхода не вызывает мгновенного изменения уровня тактового сигнала и не вызывает тактовый импульс, высокий или низкий, который короче обычного.])
В частности, хотя многие популярные ЦП используют динамический логика, только статические ядра - конструкция ЦП d с полностью статической технологией - могут использоваться на космических спутниках из-за их более высокой радиационной стойкости.
. Динамическая логика при правильной разработке может быть более чем в два раза быстрее статической логики. В нем используются только более быстрые транзисторы N, которые улучшают оптимизацию размеров транзисторов. Статическая логика работает медленнее, потому что имеет удвоенную емкостную нагрузку, более высокие пороги и использует медленные P-транзисторы для логики. С динамической логикой труднее работать, но она может быть единственным вариантом, когда требуется повышенная скорость обработки. Большая часть электроники, работающей на частоте более 2 ГГц в наши дни, требует использования динамической логики, хотя некоторые производители, такие как Intel, разработали микросхемы с полностью статической логикой для снижения энергопотребления. Обратите внимание, что снижение энергопотребления не только увеличивает время работы с ограниченными источниками питания, такими как батареи или солнечные батареи (как в космических кораблях), но также снижает требования к тепловому дизайну, уменьшая размер необходимых радиаторов, вентиляторов и т. Д., Что в Turn снижает вес и стоимость системы.
В общем, динамическая логика значительно увеличивает количество транзисторов, которые переключаются в любой момент времени, что увеличивает энергопотребление по сравнению со статической КМОП. Существует несколько методов энергосбережения, которые могут быть реализованы в системе на основе динамической логики. Кроме того, каждая шина может передавать произвольное количество битов, и нет сбоев, связанных с потерей энергии. Энергосберегающие тактовые стробирующие и асинхронные методы гораздо более естественны в динамической логике.
В качестве примера рассмотрим статическую логическую реализацию логического элемента CMOS NAND:
Эта схема реализует логическую функцию
Если A и B оба являются высокими, на выходе будет низкий уровень. В то время как если A или B низкие, выход будет повышенным. Всегда выводится либо низкий, либо высокий уровень.
Рассмотрим теперь динамическую логическую реализацию той же логической функции:
Схема динамической логики требует двух фаз. Первая фаза, когда Clock низкий, называется фазой настройки или фазой предварительной зарядки, а вторая фаза, когда Clock высокий, называется фазой оценки. На этапе настройки выход безоговорочно получает высокий уровень (независимо от значений входов A и B). Конденсатор , который представляет емкость нагрузки этого затвора, становится заряженным. Поскольку нижний транзистор выключен, во время этой фазы невозможно установить низкий уровень на выходе.
Во время фазы оценки тактовый сигнал высокий. Если A и B также высокие, выход будет пониженным. В противном случае выходной сигнал остается высоким (из-за емкости нагрузки).
У динамической логики есть несколько потенциальных проблем, которых нет у статической логики. Например, если тактовая частота слишком низкая, выходной сигнал будет слишком быстро затухать, чтобы его можно было использовать. Кроме того, выход действителен только в течение части каждого тактового цикла, поэтому подключенное к нему устройство должно синхронно производить выборку в течение времени, в течение которого он действителен.
Также, когда оба A и B имеют высокий уровень, так что выход низкий, схема будет перекачивать одну нагрузку конденсатора с Vdd на землю за каждый тактовый цикл, сначала заряжая, а затем разряжая конденсатор. в каждом такте. Это делает схему (с выходом, подключенным к высокому импедансу) менее эффективным, чем статическая версия (которая теоретически не должна пропускать ток, кроме как через выход), и когда входы A и B постоянны и оба высоки, динамический логический элемент NAND использует мощность пропорционально тактовой частоте , если он функционирует правильно. Рассеивание мощности можно минимизировать, поддерживая низкую емкость нагрузки, но это, в свою очередь, сокращает максимальное время цикла, требуя более высокой минимальной тактовой частоты; более высокая частота увеличивает потребление энергии в соответствии с только что упомянутым соотношением. Следовательно, невозможно снизить энергопотребление в режиме простоя (когда оба входа высокие) ниже определенного предела, который возникает из равновесия между тактовой частотой и емкостью нагрузки.
Популярной реализацией является логика домино.
Общие ссылки
