Войти
| Главная Информация | |
|---|---|
| Запущен | 1990 г. |
| Разработано | IBM |
| Архитектура и классификация | |
| Набор инструкций | МОЩНОСТЬ ISA |
| История | |
| Преемник | МОЩНОСТЬ2 |
| Архитектуры POWER, PowerPC и Power ISA |
|---|
| NXP (ранее Freescale и Motorola) |
| IBM |
|
| IBM / Nintendo |
| Другой |
| Ссылки по теме |
| Отменено серым цветом, историческое - курсивом |
|
POWER1 является мульти-чип процессора разработан и изготовлен с помощью IBM, реализующий МОЩНОСТИ набора команд архитектуры (ISA). Первоначально он был известен как RISC System / 6000 CPU или, в сокращенной форме, RS / 6000 CPU, до появления преемников требовалось заменить исходное имя на то, которое использовало ту же схему именования (POWER n ), что и его преемников, чтобы отличать его от более новых образцов.
POWER1 был представлен в 1990 году, когда были представлены серверы IBM RS / 6000 POWERserver и рабочие станции POWERstation, в которых использовался POWER1 с тактовой частотой 20, 25 или 30 МГц. POWER1 получил два обновления: одно в 1991 году с выпуском POWER1 + и в 1992 году с представлением POWER1 ++. Эти обновленные версии работали с более высокой тактовой частотой, чем исходный POWER1, что стало возможным благодаря улучшенным полупроводниковым процессам. POWER1 + имел тактовую частоту немного выше, чем исходный POWER1, на частотах 25, 33 и 41 МГц, в то время как POWER1 ++ поднял микроархитектуру на самые высокие частоты - 25, 33, 41,6, 45, 50 и 62,5 МГц. В сентябре 1993 года на смену POWER1 и его вариантам пришла POWER2 (известная кратко как «RIOS2»), эволюция микроархитектуры POWER1.
Прямыми производными от POWER1 являются RISC Single Chip (RSC), однокристальный вариант с ограниченным набором функций для систем RS / 6000 начального уровня, и RAD6000, радиационно-стойкий вариант RSC для космических приложений. Косвенным производным от POWER1 является PowerPC 601, вариант RSC с ограниченными возможностями, предназначенный для потребительских приложений.
POWER1 примечателен тем, что представляет собой ряд новинок для IBM и компьютеров в целом. Это был первый RISC- процессор IBM, предназначенный для высокопроизводительных приложений ( ROMP считался коммерческим отказом и не использовался на высокопроизводительных рабочих станциях), он был первым, кто реализовал тогда новую архитектуру набора команд POWER, и это был первый успешный проект IBM. RISC-процессор. Что касается первых вычислений, POWER1 будет известен как первый ЦП, в котором реализована некоторая форма переименования регистров и выполнения вне очереди, метод, который улучшает производительность суперскалярных процессоров, но ранее был зарезервирован для мэйнфреймов.
POWER1 был также источником очень успешных семейств процессоров POWER, PowerPC и Power ISA, которые последовали за ним, с сотнями различных реализаций.
Компилятор GCC с открытым исходным кодом удалил поддержку POWER1 (RIOS) и POWER2 (RIOS2) в версии 4.5.
POWER1 - это 32-битный двухпроцессорный суперскалярный процессор. Он содержит три основных исполнительных блока: блок с фиксированной точкой (FXU), блок ветвления (BPU) и блок с плавающей запятой (FPU). Хотя POWER1 является 32-битным процессором с 32-битным физическим адресом, его виртуальный адрес имеет длину 52 бита. Было выбрано более крупное виртуальное адресное пространство, поскольку это было выгодно для производительности приложений, позволяя каждому иметь большой диапазон адресов 4 ГБ.
POWER1 - это процессор с прямым порядком байтов, который использует иерархию кеш-памяти в стиле Гарварда с отдельными кэшами инструкций и данных. Кэш команд, именуемый IBM «I-cache», имеет размер 8 КБ и является двусторонним ассоциативным с размером строки 64 байта. I-cache расположен на микросхеме ICU. Кэш данных, называемый IBM "D-cache", имеет размер 32 КБ для конфигураций RIOS.9 и 64 КБ для конфигураций RIOS-1. D-кэш является четырехсторонним ассоциативным с размером строки 128 байт. D-кэш использует схему возврата, при которой данные, которые должны быть сохранены, записываются в кеш вместо памяти, чтобы уменьшить количество записей, предназначенных для памяти. Схема возврата используется для предотвращения монополизации ЦП доступа к памяти.
Несмотря на то, что POWER1 был высокопроизводительным, он не был способен к многопроцессорности и, как таковой, был в невыгодном положении, поскольку единственный способ улучшить производительность - это повысить тактовую частоту процессора, что было трудно сделать с таким большим мультичипом. дизайн. IBM использовала кластеризацию, чтобы преодолеть этот недостаток в системах POWER1, позволяя им эффективно функционировать, как если бы они были многопроцессорными системами, концепция, подтвержденная популярностью суперкомпьютеров SP1 на базе POWER1. Поскольку POWER1 был основой микропроцессоров POWER2 и P2SC, отсутствие многопроцессорной обработки было передано этим более поздним процессорам POWER. Многопроцессорность не поддерживалась до появления POWER3 в 1998 году.
Процессор POWER от настольной рабочей станции RS / 6000 32H начального уровня 
Чип-комплекс процессора RIOS-1 (каждая строка представляет 32-битную шину.) 
Микросхема процессора RIOS.9 (Каждая строка представляет собой 32-битную шину.) POWER1 - это многочиповый ЦП, состоящий из отдельных микросхем, соединенных между собой шинами. POWER1 состоит из блока кэша инструкций (ICU), блока с фиксированной точкой (FXU), блока с плавающей запятой (FPU), ряда блоков кэша данных (DCU), блока управления памятью (SCU) и блок ввода / вывода. Благодаря модульной конструкции IBM смогла создать две конфигурации, просто варьируя количество DCU, RIOS-1 и RIOS.9. Конфигурация RIOS-1 имеет четыре блока DCU, предполагаемое количество, и работает на частоте до 40 МГц, тогда как процессор RIOS.9 имеет два блока DCU и работает на более низких частотах.
Чипы устанавливаются на «планарной плате процессора», печатной плате (PCB), с использованием сквозной технологии. Из-за большого количества микросхем с широкими шинами на печатной плате имеется восемь плоскостей для прокладки проводов, четыре для питания и земли и четыре для сигналов. На каждой стороне платы есть две сигнальные плоскости, а четыре плоскости питания и земли находятся в центре.
Чипы, из которых состоит POWER1, изготавливаются по технологии КМОП 1,0 мкм с тремя слоями межсоединений. Чипы упакованы в корпусы с керамической решеткой (CPGA), которые могут иметь до 300 контактов и рассеивать максимум 4 Вт тепла каждый. Общее количество транзисторов, представленных POWER1, если предположить, что это конфигурация RIOS-1, составляет 6,9 миллиона, из которых 2,04 миллиона используются для логики и 4,86 миллиона используются для памяти. Общая площадь кристалла всех чипов составляет 1 284 мм². Общее количество сигнальных контактов - 1464.
ICU содержит кэш инструкций, именуемый IBM «I-cache», и блок обработки ветвей (BPU). BPU содержит счетчик программ, регистр кода условия и регистр цикла. ICU содержит 0,75 миллиона транзисторов, из которых 0,2 миллиона используются для логики и 0,55 миллиона используются для SRAM. Размер матрицы ICU составляет примерно 160 мм² (12,7 × 12,7 мм).
BPU был способен отправлять несколько инструкций в очереди инструкций с фиксированной и плавающей запятой, пока он выполнял инструкцию управления потоком программы (до четырех одновременно и не по порядку). Спекулятивные переходы также поддерживались за счет использования бита предсказания в инструкциях перехода, при этом результаты отбрасывались перед сохранением, если переход не был выполнен. Альтернативная инструкция будет помещена в буфер и отброшена, если будет выполнено ветвление. Следовательно, вызовы подпрограмм и прерывания обрабатываются без штрафов за переход.
Регистр кода условия имеет восемь наборов полей, первые два зарезервированы для инструкций с фиксированной и плавающей запятой, а седьмой - для векторных инструкций. Остальные поля могут использоваться другими инструкциями. Регистр цикла - это счетчик циклов «декремент и переход по нулю» без штрафа за переход, функция, аналогичная той, что есть в некоторых DSP, таких как TMS320C30.
FXU отвечает за декодирование и выполнение всех инструкций с фиксированной запятой и инструкций загрузки и сохранения с плавающей запятой. Для выполнения FXU содержит файл регистров POWER1 с фиксированной точкой, арифметико-логический блок (ALU) для общих инструкций и специальный блок умножения и деления с фиксированной точкой. Он также содержит буферы инструкций, которые получают инструкции с фиксированной и плавающей запятой от ICU, передавая инструкции с плавающей запятой в FPU, и двусторонний ассоциативный блок D- TLB на 128 записей для трансляции адресов. FXU содержит приблизительно 0,5 миллиона транзисторов, из которых 0,25 миллиона используются для логики и 0,25 используются для памяти, на кристалле размером примерно 160 мм².
Блок с плавающей запятой POWER1 выполняет инструкции с плавающей запятой, выдаваемые ICU. FPU является конвейерным и может выполнять инструкции одинарной (32-битной) и двойной точности (64-битные). Он способен выполнять инструкции умножения-сложения, что способствовало высокой производительности POWER1 с плавающей запятой. В большинстве процессоров операции умножения и сложения, которые распространены в техническом и научном коде с плавающей запятой, не могут выполняться за один цикл, как в POWER1. Использование слитного умножения – сложения также означает, что данные округляются только один раз, что немного улучшает точность результата.
Файл регистра с плавающей запятой также находится на микросхеме FPU. Он содержит 32 64-битных регистра с плавающей запятой, шесть регистров переименования и два регистра, которые используются командами деления.
POWER1 имеет кэш данных размером 64 КБ, реализованный с помощью четырех идентичных блоков кэша данных (DCU), каждый из которых содержит 16 КБ кэша данных. Кэш и шины, соединяющие DCU с другими микросхемами, защищены ECC. DCU также обеспечивают интерфейс с памятью. Если присутствуют два DCU (конфигурация RIOS.9), ширина шины памяти составляет 64 бита, а если присутствуют четыре DCU (конфигурация RIOS-1), ширина шины памяти составляет 128 бит. Часть интерфейса памяти блоков DCU обеспечивает три функции, которые повышают надежность и доступность памяти: очистку памяти, ECC и управление битами. Каждый DCU содержит примерно 1,125 миллиона транзисторов, из которых 0,175 миллиона используется для логики и 0,95 миллиона используется для SRAM, на кристалле размером примерно 130 мм² (11,3 × 11,3 мм).
POWER1 управляется микросхемой SCU. Все коммуникации между микросхемами ICU, FXU и DCU, а также памятью и устройствами ввода-вывода обрабатываются SCU. Хотя блоки DCU предоставляют средства для выполнения очистки памяти, именно SCU управляет процессом. SCU содержит примерно 0,23 миллиона транзисторов, все они для логики, на кристалле размером примерно 130 мм².
Интерфейсы ввода-вывода POWER1 реализуются блоком ввода-вывода, который содержит контроллер канала ввода-вывода (IOCC) и два адаптера последовательной связи (SLA). IOCC реализует интерфейс Micro Channel и управляет транзакциями ввода-вывода и DMA между адаптерами Micro Channel и системной памятью. Каждый из двух SLA реализует последовательный оптоволоконный канал, который предназначен для соединения систем RS / 6000 вместе. Оптические каналы не поддерживались на момент выпуска RS / 6000. Блок ввода-вывода содержит примерно 0,5 миллиона транзисторов, из которых 0,3 миллиона используются для логики и 0,2 миллиона используются для памяти, на кристалле размером примерно 160 мм².
