Производство полупроводниковых устройств

редактировать
Производственный процесс, используемый для создания интегральных схем Исследовательский центр Гленна НАСА чистая комната
Внешний образ
image iconФотография внутренней части чистой комнаты 300-миллиметрового завода TSMC

Производство полупроводниковых устройств - это процесс, используемый для производства полупроводниковых устройств, обычно металл-оксид-полупроводник (MOS) устройства, используемые в микросхемах интегральных схем (IC), которые присутствуют в повседневных электрических и электронных устройствах. Это многоступенчатая последовательность этапов фотолитографии и химической обработки (таких как пассивация поверхности, термическое окисление, плоская диффузия и изоляция перехода ), во время которой электронные схемы постепенно создаются на пластине, изготовленной из чистого полупроводникового материала. Кремний используется почти всегда, но различные полупроводниковые соединения используются для специализированных приложений.

Весь производственный процесс, от начала до упаковки микросхем, готовых к отправке, занимает от шести до восьми недель и выполняется на узкоспециализированных заводах по изготовлению полупроводников, также называемых литейными или фабриками. Все производство происходит в чистом помещении, которое является центральной частью фабрики. В более продвинутых полупроводниковых устройствах, таких как современные узлы 14 /10 /7 нм, изготовление может занять до 15 недель, при этом в среднем по отрасли 11–13 недель. Производство на современных производственных мощностях полностью автоматизировано и осуществляется в герметичной азотной среде для повышения выхода продукции (процент микрочипов, которые правильно функционируют в пластине), с автоматизированными системами обработки материалов, обеспечивающими транспортировку пластин от машины к машине. Вафли транспортируются в FOUP, специальных герметичных пластиковых ящиках. Все оборудование и FOUP содержат внутреннюю азотную атмосферу. Воздух внутри оборудования и FOUP обычно остается чище, чем окружающий воздух в чистом помещении. Эта внутренняя атмосфера известна как мини-среда. Производственным предприятиям требуется большое количество жидкого азота для поддержания атмосферы внутри производственного оборудования и FOUP, которые постоянно продуваются азотом.

Содержание
  • 1 Размер
  • 2 История
    • 2,1 XX век
    • 2,2 21st век
  • 3 Список шагов
  • 4 Предотвращение загрязнения и дефектов
  • 5 Вафли
  • 6 Обработка
    • 6.1 Обработка переднего конца (FEOL)
      • 6.1.1 Оксид затвора и имплантаты
    • 6.2 Обработка в конце линии (BEOL)
      • 6.2.1 Металлические слои
      • 6.2.2 Межсоединение
  • 7 Тест пластины
  • 8 Тест устройства
  • 9 Ресурс устройства
  • 10 Подготовка штампа
  • 11 Упаковка
  • 12 Опасные материалы
  • 13 Хронология демонстрации полевых МОП-транзисторов
    • 13.1 PMOS и NMOS
    • 13.2 CMOS (одностворчатый)
    • 13.3 Многопозиционный MOSFET (MuGFET)
    • 13.4 Другие типы MOSFET
  • 14 Временная шкала коммерческих узлов MOSFET
  • 15 См. Также
  • 16 Ссылки
  • 17 Дополнительная литература
  • 18 Внешние ссылки
Размер

Конкретный полупроводниковый процесс имеет особые правила для мини минимальный размер и расстояние между элементами на каждом слое чипа. Часто новые технологии производства полупроводников имеют меньшие минимальные размеры и более узкие промежутки, что позволяет простой усадке кристалла снизить затраты и улучшить производительность частично за счет увеличения плотности транзисторов (количества транзисторов на квадратный миллиметр). Ранние полупроводниковые процессы имели произвольные названия, такие как HMOS III, CHMOS V; более поздние называются по размеру, например процесс 90 нм.

По отраслевому стандарту каждое поколение процесса производства полупроводников, также известное как технологический узел или технологический узел, обозначается процессом 'минимальный размер элемента . Технологические узлы, также известные как «технологические процессы» или просто «узлы», обычно обозначаются размером в нанометрах (или исторически микрометрах ) затвора транзистора процесса. длина. Однако в более поздних процессах нанометры стали скорее маркетинговым термином, который не имеет отношения ни к фактическим размерам элементов, ни к плотности транзисторов (количество транзисторов на квадратный миллиметр). Например, 10-нанометровый процесс Intel на самом деле имеет характеристики (концы ребер FinFET) с шириной 7 нм, 10-нанометровый процесс Intel по плотности транзисторов аналогичен 7-нанометровому процессу TSMC, а 12- и 14-нанометровые процессы GlobalFoundries имеют схожие размеры.

История

20 век

Первые полевые транзисторы металл-оксид-кремний (MOSFET) были изготовлены египетским инженером Мохамедом М. Аталлой и корейский инженер Давон Кан в Bell Labs в период с 1959 по 1960 год. Изначально существовало два типа технологии MOSFET: PMOS (p- тип MOS) и NMOS (n-тип MOS). Оба типа были разработаны Аталлой и Кангом, когда они изначально изобрели полевой МОП-транзистор, производя устройства PMOS и NMOS с масштабами 20 мкм и 10 мкм.

Улучшенный тип технологии MOSFET, CMOS, была разработана Chih-Tang Sah и Frank Wanlass в Fairchild Semiconductor в 1963 году. CMOS была коммерциализирована RCA в конце 1960-х. RCA коммерчески использовала КМОП в своих интегральных схемах серии 4000 в 1968 году, начиная с процесса 20 мкм, а затем постепенно перешла на процесс 10 мкм в течение следующих нескольких лет.

Производство полупроводниковых приборов с тех пор распространилось из Техаса и Калифорнии в 1960-х годах на весь остальной мир, включая Азию, Европу, и Ближний Восток.

21 век

полупроводниковая промышленность сегодня является глобальным бизнесом. Ведущие производители полупроводников обычно имеют предприятия по всему миру. Samsung Electronics, крупнейший в мире производитель полупроводников, имеет предприятия в Южной Корее и США. Intel, второй по величине производитель, имеет предприятия в Европе и Азии, а также в США. TSMC, крупнейшее в мире литейное производство, имеет производственные мощности в Тайване, Китае, Сингапуре и США. Qualcomm и Broadcom являются одними из крупнейших производителей полупроводников, передавая свое производство на аутсорсинг таким компаниям, как TSMC. У них также есть предприятия, расположенные в разных странах.

С 2009 года «узел» стал коммерческим названием в маркетинговых целях, которое обозначает новые поколения технологических процессов, независимо от длины затвора, шага металла или шага затвора. Например, процесс GlobalFoundries '7 нм аналогичен процессу Intel 10 нм, поэтому общепринятое понятие узла процесса стало размытым. Кроме того, 10-нм процессы TSMC и Samsung лишь немного плотнее, чем 14-нм процессоры Intel по плотности транзисторов. На самом деле они намного ближе к 14-нм техпроцессу Intel, чем к 10-нм техпроцессу Intel (например, шаг плавников 10-нм процессов Samsung такой же, как у 14-нм техпроцесса Intel: 42 нм).

Как 2019 г. 14-нанометровый и 10-нанометровый чипы находятся в массовом производстве Intel, UMC, TSMC, Samsung, Micron, SK Hynix, Toshiba Memory и GlobalFoundries с 7-нанометровыми технологическими микросхемами в массовом производстве TSMC и Samsung, хотя их 7-нанометровое определение узла аналогично 10-нанометровому процессу Intel. Процесс 5 нанометров начал производиться Samsung в 2018 году. По состоянию на 2019 год узел с наивысшей плотностью транзисторов - это 5-нанометровый узел TSMC N5 с плотностью 171,3 миллиона транзисторов на квадратный миллиметр. В 2019 году Samsung и TSMC объявили о планах по производству узлов размером 3 нм. GlobalFoundries решила прекратить разработку новых узлов за пределами 12 нм, чтобы сэкономить ресурсы, поскольку она определила, что создание новой фабрики для обработки заказов размером менее 12 нм будет за пределами финансовых возможностей компании. По состоянию на 2019 год Samsung является лидером отрасли в области передового масштабирования полупроводников, за ней следует TSMC, а затем Intel.

Список шагов

Это список методов обработки, которые многократно используются в построение современного электронного устройства; этот список не обязательно подразумевает конкретный порядок. Оборудование для выполнения этих процессов производится несколькими компаниями. Все оборудование необходимо протестировать перед запуском завода по производству полупроводников.

Развитие миниатюризации и сравнение размеров узлов процесса производства полупроводников с некоторыми микроскопическими объектами и длинами волн видимого света.
Предотвращение загрязнения и дефектов

Когда ширина элементов была намного больше чем примерно 10 микрометров, чистота полупроводников не была такой большой проблемой, как сегодня при производстве устройств. По мере того как устройства становятся более интегрированными, чистые помещения должны становиться еще чище. Сегодня производственные предприятия подвергаются сжатию фильтрованным воздухом для удаления даже мельчайших частиц, которые могут попасть на пластины и вызвать дефекты. В потолках чистых помещений с полупроводниковыми приборами регулярно устанавливаются блоки фильтров вентиляторов (FFU) для постоянной замены и фильтрации воздуха в чистом помещении; полупроводниковое основное оборудование также может иметь свои собственные FFU. FFU в сочетании с фальшполами с решетками помогают обеспечить ламинарный воздушный поток, чтобы гарантировать, что частицы немедленно опускаются на пол и не остаются взвешенными в воздухе из-за турбулентности. Рабочие на предприятии по производству полупроводников должны носить костюмы для чистых помещений для защиты устройств от заражения людьми . Чтобы предотвратить окисление и увеличить выход продукции, FOUP и основное полупроводниковое оборудование могут иметь герметичную среду из чистого азота с уровнем пыли класса 1 по ISO. Блоки FOUP и SMIF изолируют пластины от воздуха в чистом помещении, увеличивая выход продукции, поскольку они уменьшают количество дефектов, вызванных частицами пыли. Кроме того, Fabs имеет как можно меньше людей в чистом помещении, чтобы облегчить поддержание чистоты в помещении, поскольку люди, даже в костюмах для чистых помещений, выделяют большое количество частиц, особенно при ходьбе.

Вафли

Типичная пластина изготовлена ​​из чрезвычайно чистого кремния, который выращен в монокристаллические цилиндрические слитки (були ) диаметром до 300 мм (чуть менее 12 дюймов) с использованием процесса Чохральского. Затем эти слитки нарезают на пластины толщиной около 0,75 мм и полируют до получения очень ровной и плоской поверхности.

Обработка

При производстве полупроводниковых устройств различные этапы обработки делятся на четыре основные категории: нанесение, удаление, формирование рисунка и изменение электрических свойств.

Современные микросхемы содержат до одиннадцати или более уровней металла, производимых более чем за 300 или более последовательных этапов обработки.

Обработка внешнего интерфейса (FEOL)

Обработка FEOL относится к формированию транзисторов непосредственно в кремнии. Необработанная пластина создается путем выращивания сверхчистого, практически бездефектного слоя кремния посредством эпитаксии. В наиболее совершенных логических устройствах перед этапом кремниевой эпитаксии выполняются уловки для улучшения характеристик транзисторов, которые будут построены. Один способ включает введение стадии деформации, на которой осаждается вариант кремния, такой как кремний-германий (SiGe). После осаждения эпитаксиального кремния кристаллическая решетка становится несколько растянутой, что приводит к улучшенной электронной подвижности. Другой метод, называемый кремний на изоляторе, включает введение изоляционного слоя между необработанной кремниевой пластиной и тонким слоем последующей эпитаксии кремния. Этот метод приводит к созданию транзисторов с пониженными паразитными эффектами.

оксид затвора и имплантаты

Разработка внешней поверхности сопровождается ростом диэлектрика затвора (традиционно диоксид кремния ), формирование рисунка затвора, формирование рисунка областей истока и стока и последующая имплантация или диффузия легирующих добавок для получения желаемых дополнительных электрических свойств. В устройствах динамической памяти с произвольным доступом (DRAM) в это время также изготавливаются запоминающие конденсаторы, обычно устанавливаемые над транзистором доступа (ныне несуществующий производитель DRAM Qimonda реализованы эти конденсаторы с протравленными канавками глубоко в поверхности кремния).

Обработка в конце линии (BEOL)

Металлические слои

После создания различных полупроводниковых устройств они должны быть соединены между собой, чтобы сформировать желаемые электрические цепи. Это происходит в серии этапов обработки полупроводниковых пластин, которые в совокупности называются BEOL (не путать с внутренним этапом изготовления микросхем, который относится к этапам упаковки и тестирования). Обработка BEOL включает создание металлических соединительных проводов, которые изолированы слоями диэлектрика. Изоляционный материал традиционно был формой SiO 2 или силикатного стекла, но в последнее время используются новые материалы с низкой диэлектрической постоянной (такие как оксикарбид кремния)., как правило, обеспечивает диэлектрическую проницаемость около 2,7 (по сравнению с 3,82 для SiO 2), хотя производителям микросхем предлагаются материалы с такими низкими константами, как 2,2.

Межсоединение

Синтетическая деталь стандартной ячейки через четыре слоя планаризованной медной межсоединения, вплоть до поликремния (розовый), лунок (сероватого цвета) и подложки (зеленого цвета).

Исторически сложилось так, что металлические провода были составлены из алюминия. При таком подходе к электромонтажу (часто называемому субтрактивным алюминием) сначала наносятся защитные пленки из алюминия, формируются узор, а затем протравливаются, оставляя изолированные провода. Затем на оголенные провода наносится диэлектрический материал. Различные металлические слои соединяются между собой посредством протравливания отверстий (называемых «переходными отверстиями») в изоляционном материале с последующим нанесением в них вольфрама с помощью метода CVD с использованием гексафторида вольфрама ; этот подход до сих пор используется при изготовлении многих микросхем памяти, таких как динамическая память с произвольным доступом (DRAM), поскольку количество уровней межсоединений невелико (в настоящее время не более четырех).

В последнее время, когда количество уровней межсоединений для логики существенно увеличилось из-за большого количества транзисторов, которые теперь соединены между собой в современном микропроцессоре, временная задержка в проводке стала настолько значительный, что вызывает изменение материала проводки (с алюминия на медный межсоединительный слой ) и изменение диэлектрического материала (с диоксидов кремния на более новые с низким K изоляторы). Это повышение производительности также достигается за счет снижения затрат за счет обработки damascene, которая устраняет этапы обработки. По мере увеличения количества уровней межсоединения требуется выравнивание предыдущих слоев для обеспечения плоской поверхности перед последующей литографией. Без него уровни стали бы все более искривленными, выходящими за пределы глубины резкости доступной литографии и, таким образом, препятствуя способности создавать узор. CMP (химико-механическая планаризация ) - это метод первичной обработки для достижения такой планаризации, хотя иногда все еще применяется сухое обратное травление, когда количество уровней межсоединений не превышает трех. В медных межсоединениях используется электропроводящий барьерный слой для предотвращения диффузии меди в окружающую среду («отравления»).

Тест пластины

Высокая степень сериализации обработки пластин увеличила потребность в метрологии между различными этапами обработки. Например, метрология тонких пленок, основанная на эллипсометрии или рефлектометрии, используется для жесткого контроля толщины оксида затвора, а также толщины, показателя преломления и коэффициента экстинкции <59.>фоторезиста и других покрытий. Метрологическое оборудование для испытаний пластин используется для проверки того, что пластины не были повреждены на предыдущих этапах обработки вплоть до испытания; если слишком много матриц на одной пластине вышли из строя, вся пластина списывается, чтобы избежать затрат на дальнейшую обработку. Виртуальная метрология использовалась для прогнозирования свойств пластины на основе статистических методов без выполнения самого физического измерения.

Тест устройства

После завершения внешнего процесса Полупроводниковые устройства или микросхемы подвергаются различным электрическим испытаниям, чтобы определить, правильно ли они работают. Процент устройств на пластине, которые, как было обнаружено, работают нормально, называется yield . Производители обычно скрывают свой доход, но он может составлять всего 30%, а это означает, что только 30% микросхем на пластине работают должным образом. Вариация процесса - одна из многих причин низкой производительности. Испытания проводятся для предотвращения сборки микросхем в относительно дорогие корпуса.

Ресурс часто, но не обязательно, зависит от размера устройства (кристалла или микросхемы). Например, в декабре 2019 года TSMC объявила о среднем выходе ~ 80% с максимальным выходом на пластину>90% для своих тестовых чипов 5 нм с размером кристалла 17.92 мм. Выход снизился до 32,0% при увеличении размера матрицы до 100 мм.

Fab проверяет микросхемы на пластине с помощью электронного тестера, который прижимает крошечные зонды к микросхеме. Машина маркирует каждую неисправную стружку каплей красителя. В настоящее время электронная маркировка красителем возможна, если данные (результаты) теста пластины регистрируются в базе данных центрального компьютера, а микросхемы «группируются» (т. Е. Сортируются в виртуальные ячейки) в соответствии с заранее определенными пределами тестирования, такими как максимальные рабочие частоты / тактовая частота, количество рабочих (полностью функциональных) ядер на кристалл и т. д. Полученные в результате данные объединения могут быть отображены или записаны на карту подложек, чтобы отслеживать производственные дефекты и отмечать неисправные микросхемы. Эту карту также можно использовать при сборке и упаковке пластин. Биннинг позволяет повторно использовать микросхемы, которые в противном случае были бы отклонены, в продуктах более низкого уровня, как в случае с графическими процессорами и процессорами, увеличивая производительность устройства, тем более что очень немногие микросхемы полностью функциональны (например, все ядра работают правильно). eFUSE могут использоваться для отключения частей микросхем, таких как ядра, либо потому, что они не работали должным образом во время биннинга, либо как часть сегментации рынка (с использованием одного и того же чипа для низкого, среднего и высокого уровня ярусы). У чипов могут быть запасные части, позволяющие чипу полностью пройти тестирование, даже если у него есть несколько нерабочих частей.

Чипы также проходят повторные испытания после упаковки, так как соединительные провода могут отсутствовать или аналоговые характеристики могут быть изменены упаковкой. Это называется «финальным тестом». Чипы также можно визуализировать с помощью рентгеновских лучей.

Обычно фабрика взимает плату за время тестирования, указав цены порядка центов за секунду. Время тестирования варьируется от нескольких миллисекунд до пары секунд, а тестовое программное обеспечение оптимизировано для сокращения времени тестирования. Тестирование на нескольких микросхемах (на нескольких участках) также возможно, поскольку у многих тестировщиков есть ресурсы для выполнения большей части или всех тестов параллельно и на нескольких микросхемах одновременно.

Микросхемы часто имеют «возможности тестирования», такие как цепочки сканирования или «встроенное самотестирование », чтобы ускорить тестирование и снизить затраты на тестирование. В некоторых конструкциях, в которых используются специализированные аналоговые производственные процессы, пластины также подвергаются лазерной обрезке во время тестирования, чтобы достичь плотно распределенных значений сопротивления, как указано в конструкции.

Хорошие проекты пытаются тестировать и статистически управлять углами (крайности поведения кремния, вызванные высокой рабочей температурой в сочетании с экстремальными этапами производственной обработки). Большинство конструкций справляются как минимум с 64 углами.

Выход устройства

Выход устройства или выход кристалла - это количество рабочих микросхем или кристаллов на пластине, выраженное в процентах, поскольку количество микросхем на пластине может варьироваться в зависимости от размера микросхем. и диаметр пластины. Снижение урожайности - это снижение выхода, которое исторически было вызвано в основном частицами пыли, однако с 1990-х годов снижение урожайности в основном вызвано изменением процесса, самим процессом и инструментами, используемыми при производстве чипов, хотя пыль по-прежнему остается проблемой для много старых фабрик. Частицы пыли имеют все большее влияние на выход продукции, поскольку размеры элементов уменьшаются с помощью новых технологий. Автоматизация и использование мини-сред внутри производственного оборудования, FOUP и SMIF позволили снизить количество дефектов, вызванных частицами пыли. Выход устройства должен быть высоким, чтобы снизить отпускную цену на работающие микросхемы, поскольку работающие микросхемы должны платить за те микросхемы, которые вышли из строя, а также для снижения стоимости обработки полупроводниковых пластин. Урожайность также может зависеть от конструкции и работы фабрики.

Для увеличения урожайности необходим жесткий контроль за загрязнителями и производственным процессом. Загрязняющие вещества могут быть химическими загрязнителями или частицами пыли. «Убийственные дефекты» - это дефекты, вызванные частицами пыли, которые вызывают полный отказ устройства (например, транзистора). Есть и безобидные дефекты. Чтобы вызвать серьезный дефект, частица должна быть 1/5 размера элемента. Таким образом, если размер элемента составляет 100 нм, то частица должна иметь диаметр всего 20 нм, чтобы вызвать серьезный дефект. Электростатическое электричество также может отрицательно повлиять на урожайность. Химические загрязнители или примеси включают тяжелые металлы, такие как железо, медь, никель, цинк, хром, золото, ртуть и серебро, щелочные металлы, такие как натрий, калий и литий, и такие элементы, как алюминий, магний, кальций, хлор, сера, углерод., и фтор. Важно, чтобы эти элементы не оставались в контакте с кремнием, поскольку они могут снизить выход продукции. Для удаления этих элементов из кремния можно использовать химические смеси; разные смеси эффективны против разных элементов.

Для оценки урожайности используется несколько моделей. Это модель Мерфи, модель Пуассона, биномиальная модель, модель Мура и модель Сидса. Универсальной модели нет; модель должна быть выбрана на основе фактического распределения выхода (расположение дефектных чипов). Например, модель Мерфи предполагает, что потеря выхода происходит больше на краях пластины (нерабочие чипы сосредоточены на краях пластины), Модель Пуассона предполагает, что дефектные матрицы распределяются по пластине относительно равномерно, а модель Сидса предполагает, что дефектные матрицы сгруппированы вместе.

Производство меньших матриц обходится дешевле (поскольку они больше подходят для пластины, а пластины оцениваются как целиком) и может помочь в достижении более высоких выходов, поскольку меньшие матрицы имеют меньший шанс иметь дефект. Однако для меньших матриц требуются меньшие элементы для достижения тех же функций, что и для больших матриц, или для их превосходства, а для меньших элементов требуются меньшие вариации процесса и повышенная чистота (меньшее загрязнение) для поддержания высоких выходов. Инструменты метрологии используются для проверки пластин во время производственного процесса и прогнозирования выхода продукции, поэтому пластины, в которых будет обнаружено слишком много дефектов, могут быть списаны, чтобы сэкономить на затратах на обработку.

Подготовка матрицы

После испытания пластину обычно уменьшают по толщине в процессе, также известном как «обратное перекрытие», «обратная обработка» или «утонение пластины», прежде чем пластина будет надрезана и затем сломана на отдельные матрицы, процесс, известный как нарезка пластин. Упаковываются только хорошие чипы без маркировки.

Упаковка

Пластиковая или керамическая упаковка включает установку штампа, соединение контактных площадок штампа со штырями на упаковке и герметизацию штампа. Крошечные соединительные провода используются для соединения контактных площадок с контактами. Раньше провода крепили вручную, но теперь эту задачу выполняют специализированные машины. Традиционно эти провода были сделаны из золота, что привело к выводной рамке (произносится как «светодиодная рамка») из меди, покрытой припоем ; свинец ядовит, поэтому бессвинцовые «свинцовые рамки» теперь требуются RoHS.

Пакет чипов (CSP) - еще одна технология упаковки. Пластиковый двухрядный корпус, как и большинство корпусов, во много раз больше, чем реальный кристалл, спрятанный внутри, тогда как микросхемы CSP почти равны размеру кристалла; CSP может быть сконструирован для каждого кристалла до того, как пластина будет разрезана на кубики.

Упакованные микросхемы повторно тестируются, чтобы убедиться, что они не были повреждены во время упаковки и что операция межсоединения между кристаллами и контактами была выполнена правильно. Затем лазер наносит название и номер чипа на упаковку.

Опасные материалы

В процессе изготовления используется много токсичных материалов. К ним относятся:

Крайне важно, чтобы рабочие не подвергались прямому воздействию этих опасных веществ. Высокая степень автоматизации, характерная для индустрии изготовления ИС, помогает снизить риски воздействия. На большинстве производственных предприятий используются системы управления выхлопными газами, такие как мокрые скрубберы, камеры сгорания, патроны с подогревом абсорбера и т. Д., Для контроля риска для рабочих и окружающей среды.

Хронология демонстраций MOSFET

PMOS и NMOS

MOSFET (PMOS и NMOS ) демонстраций
ДатаДлина канала Толщина оксида MOSFET логика Исследователь (и)ОрганизацияСсылка
июнь 1960 г.20000 нм 100 нм PMOS Мохамед М. Аталла, Давон Канг Bell Telephone Laboratories
NMOS
10,000 нм 100 nm PMOSМохамед М. Аталла, Давон Канг Bell Telephone Laboratories
NMOS
Май 19658000 нм150 нм NMOSChih-Tang Sah, Otto Leistiko, AS GroveFairchild Semiconductor
5,000 nm 170 nm PMOS
December 19721,000 nm ?PMOSRobert H. Dennard, Fritz H. Gaensslen, Hwa-Nien YuIBM T.J. Watson Research Center
19737,500 nm?NMOSSohichi SuzukiNEC
6,000 nm ?PMOS?Toshiba
October 19741,000 nm35 nm NMOSRobert H. Dennard, Fritz H. Gaensslen, Hwa-Nien YuIBM T.J. Watson Research Center
500 nm
September 19751,500 nm 20 nm NMOSRyoichi Hori, Hiroo Masuda, Osamu MinatoHitachi
March 19763,000 nm ?NMOS?Intel
April 19791,000 nm25 nm NMOSWilliam R. Hunter, L. M. Ephrath, Alice CramerIBM T.J. Watson Research Center
December 1984100 nm 5 nm NMOSToshio Kobayashi, Seiji Horiguchi, K. KiuchiNippon Telegraph and Telephone
December 1985150 nm 2.5 nm NMOSToshio Kobayashi, Seiji Horiguchi, M. Miyake, M. OdaNippon Telegraph and Telephone
75 nm ?NMOSStephen Y. Chou, Henry I. Smith, Dimitri A. AntoniadisMIT
January 198660 nm ?NMOSStephen Y. Chou, Henry I. Smith, Dimitri A. AntoniadisMIT
June 1987200 nm 3.5 nm PMOSToshio Kobayashi, M. Miyake, K. DeguchiNippon Telegraph and Telephone
December 199340 nm ?NMOSMizuki Ono, Masanobu Saito, Takashi YoshitomiToshiba
September 199616 nm ?PMOSHisao Kawaura, Toshitsugu Sakamoto, Toshio BabaNEC
June 199850 nm 1.3 nm NMOSKhaled Z. Ahmed, Effiong E. Ibok, Miryeong SongAdvanced Micro Devices (AMD)
December 20026 nm ?PMOSBruce Doris, Omer Dokumaci, Meikei IeongIBM
December 20033 nm ?PMOSHitoshi Wakabayashi, Shigeharu YamagamiNEC
NMOS

CMOS (single-gate)

Complementary MOSFET (CMOS ) demonstrations (single-gate )
DateChannel length Oxide thickness Researcher(s)OrganizationRef
February 1963??Chih-Tang Sah, Frank Wanlass Fairchild Semiconductor
196820,000 nm 100 nm ?RCA Laboratories
197010,000 nm 100 nm?RCA Laboratories
December 19762,000 nm ?A. Aitken, R.G. Poulsen, A.T.P. MacArthur, J.J. WhiteMitel Semiconductor
February 19783,000 nm ?Toshiaki Masuhara, Osamu Minato, Toshio Sasaki, Yoshio SakaiHitachi Central Research Laboratory
February 19831,200 nm 25 nm R.J.C. Chwang, M. Choi, D. Creek, S. Stern, P.H. PelleyIntel
900 nm 15 nm Tsuneo Mano, J. Yamada, Junichi Inoue, S. NakajimaNippon Telegraph and Telephone (NTT)
December 19831,000 nm 22.5 nm G.J. Hu, Yuan Taur, Robert H. Dennard, Chung-Yu TingIBM T.J. Watson Research Center
February 1987800 nm 17 nm T. Sumi, Tsuneo Taniguchi, Mikio Kishimoto, Hiroshige HiranoMatsushita
700 nm12 nm Tsuneo Mano, J. Yamada, Junichi Inoue, S. NakajimaNippon Telegraph and Telephone (NTT)
September 1987500 nm 12.5 nm Hussein I. Hanafi, Robert H. Dennard, Yuan Taur, Nadim F. HaddadIBM T.J. Watson Research Center
December 1987250 nm ?Naoki Kasai, Nobuhiro Endo, Hiroshi KitajimaNEC
February 1988400 nm10 nm M. Inoue, H. Kotani, T. Yamada, Hiroyuki YamauchiMatsushita
December 1990100 nm ?Ghavam G. Shahidi, Bijan Davari, Yuan Taur, James D. WarnockIBM T.J. Watson Research Center
1993350 nm ??Sony
1996150 nm ??Mitsubishi Electric
1998180 nm ??TSMC
December 20035 nm ?Hitoshi Wakabayashi, Shigeharu Yamagami, Nobuyuki IkezawaNEC

Multi-gate MOSFET (MuGFET)

Multi-gate MOSFET ( MuGFET ) demonstrations
DateChannel length MuGFET typeResearcher(s)OrganizationRef
August 1984?DGMOS Toshihiro Sekigawa, Yutaka HayashiElectrotechnical Laboratory (ETL)
19872,000 nm DGMOSToshihiro SekigawaElectrotechnical Laboratory (ETL)
December 1988250 nm DGMOSBijan Davari, Wen-Hsing Chang, Matthew R. Wordeman, C.S. OhIBM T.J. Watson Research Center
180 nm
?GAAFET Fujio Masuoka, Hiroshi Takato, Kazumasa Sunouchi, N. OkabeToshiba
December 1989200 nm FinFET Digh Hisamoto, Toru Kaga, Yoshifumi Kawamoto, Eiji TakedaHitachi Central Research Laboratory
December 199817 nm FinFETDigh Hisamoto, Chenming Hu, Tsu-Jae King Liu, Jeffrey BokorUniversity of California (Berkeley)
200115 nm FinFETChenming Hu, Yang‐Kyu Choi, Nick Lindert, Tsu-Jae King Liu University of California (Berkeley)
December 200210 nm FinFETShibly Ahmed, Scott Bell, Cyrus Tabery, Jeffrey BokorUniversity of California (Berkeley)
June 20063 nm GAAFETHyunjin Lee, Yang-kyu Choi, Lee-Eun Yu, Seong-Wan RyuKAIST

Other types of MOSFET

MOSFET demonstrations (other types )
DateChannel length Oxide thickness MOSFET type Researcher(s)OrganizationRef
October 1962??TFT Paul K. Weimer RCA Laboratories
1965??GaAs H. Becke, R. Hall, J. WhiteRCA Laboratories
October 1966100,000 nm100 nm TFTT.P. Brody, H.E. KunigWestinghouse Electric
August 1967??FGMOS Dawon Kahng, Simon Min Sze Bell Telephone Laboratories
October 1967??MNOS H.A. Richard Wegener, A.J. Lincoln, H.C. PaoSperry Corporation
July 1968??BiMOS Hung-Chang Lin, Ramachandra R. IyerWestinghouse Electric
October 1968??BiCMOS Hung-Chang Lin, Ramachandra R. Iyer, C.T. HoWestinghouse Electric
1969??VMOS ?Hitachi
September 1969??DMOS Y. Tarui, Y. Hayashi, Toshihiro SekigawaElectrotechnical Laboratory (ETL)
October 1970??ISFET Piet Bergveld University of Twente
October 19701,000 nm ?DMOSY. Tarui, Y. Hayashi, Toshihiro SekigawaElectrotechnical Laboratory (ETL)
1977??VDMOS John Louis Moll HP Labs
??LDMOS ?Hitachi
July 1979??IGBT Bantval Jayant Baliga, Margaret LazeriGeneral Electric
December 19842,000 nm ?BiCMOSH. Higuchi, Goro Kitsukawa, Takahide Ikeda, Y. NishioHitachi
May 1985300 nm ??K. Deguchi, Kazuhiko Komatsu, M. Miyake, H. NamatsuNippon Telegraph and Telephone
February 19851,000 nm ?BiCMOSH. Momose, Hideki Shibata, S. Saitoh, Jun-ichi MiyamotoToshiba
November 198690 nm 8.3 nm ?Han-Sheng Lee, L.C. PuzioGeneral Motors
December 198660 nm ??Ghavam G. Shahidi, Dimitri A. Antoniadis, Henry I. SmithMIT
May 1987?10 nm ?Bijan Davari, Chung-Yu Ting, Kie Y. Ahn, S. BasavaiahIBM T.J. Watson Research Center
December 1987800 nm ?BiCMOSRobert H. Havemann, R. E. Eklund, Hiep V. TranTexas Instruments
June 199730 nm ?EJ-MOSFETHisao Kawaura, Toshitsugu Sakamoto, Toshio BabaNEC
199832 nm ???NEC
19998 nm
April 20008 nm?EJ-MOSFETHisao Kawaura, Toshitsugu Sakamoto, Toshio BabaNEC
Timeline of commercial MOSFET nodes
See also
References
Further reading
  • Kaeslin, Hubert (2008), Digital Integrated Circuit Design, from VLSI Architectures to CMOS Fabrication, Cambridge University Press, section 14.2.
  • Wiki related to Chip Technology
External links
Wikimedia Commons has media related to Semiconductor devices fabrication.
Последняя правка сделана 2021-06-07 09:45:11
Содержание доступно по лицензии CC BY-SA 3.0 (если не указано иное).
Обратная связь: support@alphapedia.ru
Соглашение
О проекте