10 нм процесс - 10 nm process

. В Производство полупроводников, Международный Технологическая дорожная карта для полупроводников (ITRS) определяет процесс 10 нм как технологический узел MOSFET , следующий за 14 nm узел. «класс 10 нм » обозначает микросхемы, изготовленные с использованием техпроцессов от 10 до 20 нм.

Все производственные процессы «10 нм» основаны на технологии FinFET (плавниковый полевой транзистор ), тип многозатворных полевых МОП-транзисторов Технология, которая представляет собой неплоское развитие планарной кремниевой КМОП технологии. Samsung впервые начала производство чипов класса 10 нм в 2013 году для своих чипов многоуровневых ячеек (MLC) флэш-памяти, затем последовали их SoC, использующие их 10-нм процесс в 2016 году. TSMC начала коммерческое производство 10-нм чипов в 2016 году, а Intel позже начала производство 10-нм чипов в 2018 году.

С 2009 года, однако «узел» стал коммерческим названием в маркетинговых целях, которое указывает на новые поколения технологических процессов, независимо от длины затвора, шага металла или шага затвора. Например, процесс GlobalFoundries '7 нм аналогичен процессу Intel 10 нм, поэтому общепринятое понятие узла процесса стало размытым. 10-нм процессы TSMC и Samsung находятся где-то между 14-нм и 10-нм процессами Intel по плотности транзисторов. Плотность транзисторов (количество транзисторов на квадратный миллиметр) более важна, чем размер транзистора, поскольку транзисторы меньшего размера больше не обязательно означают улучшение характеристик или увеличение количества транзисторов.

• 1 Предпосылки
• 2 История производства технологии
• 3 Технологические узлы 10 нм
  • 3.1 Литейное производство
• 4 DRAM «10-нанометровый класс»
• 5 Ссылки

Американский инженер египетского происхождения Мохамед Аталла и корейско-американский инженер Давон Канг (первые изобретатели MOSFET в 1959 году) в 1962 году продемонстрировали устройство, которое имеет металлический слой с толщиной нанометров, расположенный между двумя полупроводниковыми слоями, причем металл образует основу, а полупроводники образуют эмиттер и коллектор. Они нанесли металлические слои (основание) поверх монокристаллических полупроводниковых подложек (коллектор), причем эмиттером был кристаллический полупроводниковый элемент с верхом или тупой угол прижат к металлическому слою (точечный контакт). Благодаря низкому сопротивлению и короткому времени прохождения в тонкой металлической нанослойной основе, устройства были способны работать на высокой частоте по сравнению с биполярными транзисторами. Устройство, продемонстрированное Аталлой и Кангом, нанесло тонкие пленки золота (Au) толщиной 10 нм на германий n-типа ( n-Ge), а точечным контактом был n-тип кремний (n-Si).

В 1987 году ирано-американский инженер Биджан Давари возглавил Исследовательская группа IBM продемонстрировала первый полевой МОП-транзистор с толщиной оксида затвора 10 нм с использованием технологии вольфрамового затвора.

В 2002 году международная группа специалистов исследователей в Калифорнийском университете в Беркли, в том числе Шибли Ахмед (Бангладеш), Скотт Белл, Сайрус Табери (иранец), Джеффри Бокор, Дэвид Кайзер, Ченминг Ху (Тайваньская компания по производству полупроводников ) и Цу-Джэ Кинг Лю продемонстрировали первый FinFET с длиной затвора 10 нм.

Первоначальное название этого технологического узла в ITRS было " 11 нм ". Согласно дорожной карте выпуска 2007 г., к 2022 г. половинный шаг (т. Е. Половина расстояния между идентичными элементами в массиве) для DRAM должен быть 11 nm.

В 2008 г. Пэт Гелсинджер, в то время занимавший должность технического директора Intel, сказал, что Intel видит «ясный путь» к 10-нм узлу.

В 2011 году Samsung объявила о планах по внедрению 10-нм узла. процесс в следующем году. В 2012 году Samsung анонсировала чипы eMMC флэш-памяти, которые производятся по 10-нм техпроцессу.

На самом деле «10-нм», как это обычно понималось в 2018 году. находится в массовом производстве только на Samsung. GlobalFoundries пропустил 10 нм, Intel еще не начал массовое производство 10 нм из-за проблем с производительностью, а TSMC считает 10 нм недолговечный узел, в основном предназначенный для процессоров для Apple в течение 2017–2018 годов, переход на 7 нм в 2018 году.

Также необходимо сделать различие от 10 нм, продаваемого литейными заводами, до 10 нм, который продается компаниями DRAM.

В апреле 2013 года Samsung объявила о начале массового производства многоуровневых ячеек (MLC) В микросхемах флэш-памяти используется процесс класса 10 нм, который, согласно Tom's Hardware, Samsung определяет как «технологический узел где-то между 10 и 20 нм». 17 октября 2016 года Samsung Electronics объявила о массовом производстве чипов SoC на 10 нм. Основной заявленной задачей технологии было тройное формирование рисунка для металлического слоя.

TSMC начала коммерческое производство 10-нм чипов в начале 2016 года, а затем перешла на массовое производство в начале 2017 года.

21 апреля 2017 года Samsung начала поставки своего смартфона Galaxy S8, который использует версию 10-нм процессора компании. 12 июня 2017 года Apple поставила планшеты iPad Pro второго поколения на базе микросхем Apple A10X производства TSMC, использующих процесс FinFET 10 нм.

12 сентября В 2017 году Apple анонсировала Apple A11, 64-битную систему на базе ARM на чипе, изготовленную TSMC с использованием 10-нм процесса FinFET и содержащую 4,3 миллиарда транзисторов на кристалле диаметром 87,66 мм.

В апреле 2018 года Intel объявила об отсрочке массового производства 10-нм процессоров массового производства до 2019 года. В июле точное время было дополнительно привязано к сезону праздников. Тем временем, однако, они выпустили 10-нм мобильный чип с низким энергопотреблением, правда, исключительно для китайских рынков и с отключенной большей частью чипа.

В июне 2018 года на VLSI 2018 Samsung анонсировала свои 11LPP и 8LPP. процессы. 11LPP - это гибрид, основанный на технологии Samsung 14 нм и 10 нм. 11LPP основан на их 10 нм BEOL, а не на их 20 нм BEOL, как их 14LPP. 8LPP основан на их процессе 10LPP.

Foundry

Шаг затвора транзистора также упоминается как CPP (контактный полифонический шаг) и d шаг межсоединения также называется MMP (минимальный шаг металла). Samsung сообщил о своем 10-нм процессе с шагом затвора транзистора 64 нм и шагом межсоединений 48 нм. TSMC сообщила, что их 10-нм процесс имеет шаг затвора транзистора 64 нм и шаг межсоединений 42 нм. Дальнейшее расследование, проведенное Tech Insights, показало, что эти значения неверны, и они были соответствующим образом обновлены. Кроме того, высота ребра транзистора для 10-нм техпроцесса Samsung была обновлена ​​MSSCORPS CO на SEMICON Taiwan 2017. GlobalFoundries решила не разрабатывать 10-нм узел, поскольку считала, что он будет недолговечным. 8-нанометровый процесс Samsung является последним, кто использует эксклюзивную литографию DUV.

Для индустрии DRAM часто используется термин «10-нм класс», и этот параметр обычно относится к половине шага активной области. Литейные структуры «10 нм», как правило, намного больше.

Обычно класс 10 нм относится к DRAM с размером элемента 10-19 нм и был впервые представлен c. 2016. По состоянию на 2020 год существует три поколения DRAM класса 10 нм: 1xnm (19-17 нм, Gen1); 1 нм (16-14 нм, Gen2); и 1znm (13-11 нм, Gen3). DRAM 3-го поколения «1z» впервые была представлена ​​в 2019 году компанией Samsung и первоначально было заявлено, что она производится с использованием литографии ArF без использования литографии EUV; в последующем производстве использовалась литография EUV.

.