XDR DRAM

XDR DRAM (динамическая память с произвольным доступом с экстремальной скоростью передачи данных ) является высокопроизводительным динамическая оперативная память интерфейс. Он основан на RDRAM и является его преемником. Конкурирующие технологии включают DDR2 и GDDR4.

• 1 Обзор
• 2 Технические характеристики
  • 2.1 Производительность
  • 2.2 Характеристики
  • 2.3 Требования к питанию
  • 2.4 Простота проектирования системы
  • 2.5 Задержка
• 3 Протокол
  • 3.1 Команда активации строки
  • 3.2 Команды чтения / записи
    • 3.2.1 Маскированная команда записи
  • 3.3 Команда предварительной зарядки / обновления
  • 3.4 Команда Calibrate / powerdown
• 4 Низкоскоростная последовательная шина
  • 4.1 Общая структура команд
• 5 См. Также
• 6 Ссылки
• 7 Внешние ссылки

XDR был разработан, чтобы быть эффективным в небольших потребительских системах с высокой пропускной способностью, приложениях с высокопроизводительной памятью и высокопроизводительных графических процессорах. Это устраняет проблемы с необычно высокой задержкой, которые преследовали ранние формы RDRAM. Кроме того, в XDR DRAM большое внимание уделяется полосе пропускания на вывод, что может способствовать дальнейшему снижению затрат при производстве печатных плат. Это связано с тем, что для той же полосы пропускания требуется меньше полос. Права на технологию принадлежат Rambus. XDR используется Sony в консоли PlayStation 3.

Производительность

• Начальная тактовая частота при 400 МГц.
• Восьмеричная скорость передачи данных (ODR): восемь бит на такт на полосу.
• Каждый чип обеспечивает 8, 16 или 32 программируемых полосы, обеспечивая до 230,4 Гбит / с (28,8 ГБ / с) при 900 МГц (эффективная частота 7,2 ГГц).

Характеристики

• Двунаправленный дифференциальный Уровни передачи сигналов Rambus (DRSL)
  • В нем используется дифференциальный драйвер с открытым коллектором, размах напряжения 0,2 В. Это не то же самое, что LVDS. [1]
• Программируемое согласование на кристалле
• Адаптивное согласование импеданса
• Архитектура восьмибанковской памяти
• До четырех транзакций с чередованием банков при полной пропускной способности
• Двухточечное соединение данных
• Пакет масштабирования микросхемы упаковка
• Динамическое планирование запросов
• Поддержка раннего чтения-после-записи для максимальной эффективности
• Обновление без служебных данных

Требования к питанию

• 1,8 В Vdd
• Программируемый сверхнизковольтный DRSL, размах 200 мВ
• Маломощный PLL /DLL дизайн
• Поддержка самообновления при отключении питания
• Поддержка динамической ширины данных с динамическим синхронизацией
• Последовательное отключение питания ввода / вывода
• Поддержка активации подстраницы

Простота проектирования системы

• Побитовые схемы FlexPhase компенсируют Разрешение 2,5 пс
• XDR Interconnect использует минимальное количество контактов

Задержка

• 1,25 / 2,0 / 2,5 / 3,33 нс, пакеты запроса

Высокоскоростные сигналы микросхемы ОЗУ XDR разные вход стандартного тактового сигнала (тактовый сигнал от главного, CFM / CFMN), 12-битная несимметричная шина запросов / команд (RQ11..0) и двунаправленная дифференциальная шина данных шириной до 16 бит (DQ15..0 / DQN15..0). Шина запросов может быть подключена к нескольким микросхемам памяти параллельно, но шина данных является двухточечной; К нему можно подключить только одну микросхему RAM. Для поддержки различных объемов памяти с помощью контроллера памяти фиксированной ширины микросхемы имеют программируемую ширину интерфейса. Контроллер DRAM шириной 32 бита может поддерживать 2 16-битных чипа или быть подключенным к 4 чипам памяти, каждая из которых предоставляет 8 бит данных, или до 16 чипов, сконфигурированных с 2-битными интерфейсами.

Кроме того, каждая микросхема имеет низкоскоростную последовательную шину, используемую для определения ее возможностей и настройки интерфейса. Он состоит из трех общих входов: линии сброса (RST), последовательного ввода команд (CMD) и последовательных часов (SCK), а также линий ввода / вывода последовательных данных (SDI и SDO), которые соединены гирляндной цепочкой и в конечном итоге соединяются к единственному выводу на контроллере памяти.

Все несимметричные линии - активный-низкий ; заявленный сигнал или логическая 1 представлены низким напряжением.

Шина запросов работает с удвоенной скоростью передачи по отношению к тактовому входу. Две последовательные 12-битные передачи (начиная с заднего фронта CFM) составляют 24-битный командный пакет.

Скорость шины данных в 8 раз превышает тактовую скорость; Тактовая частота 400 МГц генерирует 3200 МТ / с. Все операции чтения и записи данных выполняются пакетами из 16 передач длительностью 2 тактовых цикла.

Форматы пакетов запроса следующие:

Есть большое количество временных минусов следы, указывающие минимальное время, которое должно пройти между различными командами (см. Динамическая память с произвольным доступом § Тайминги памяти ); отправляющий их контроллер DRAM должен гарантировать, что все они соблюдены.

Некоторые команды содержат поля задержки; они задерживают действие этой команды на заданное количество тактов. Это позволяет нескольким командам (для разных банков) действовать в одном тактовом цикле.

Команда активации строки

Эта команда действует аналогично стандартной команде активации SDRAM, определяя адрес строки, который будет загружен в массив усилителя считывания банка. Для экономии энергии микросхема может быть сконфигурирована так, чтобы активировать только часть массива усилителей считывания. В этом случае биты SR1..0 определяют половину или четверть строки для активации, и адреса столбцов следующих команд чтения / записи должны быть ограничены этой частью. (Операции обновления всегда используют всю строку.)

Команды чтения / записи

Они работают аналогично стандартным командам чтения или записи SDRAM, определяя адрес столбца. Данные предоставляются микросхеме через несколько циклов после команды записи (обычно 3) и выводятся микросхемой через несколько циклов после команды чтения (обычно 6). Как и в случае с другими формами SDRAM, контроллер DRAM отвечает за то, чтобы шина данных не была запланирована для использования в обоих направлениях одновременно. Данные всегда передаются пакетами по 16 передач длительностью 2 такта. Таким образом, для устройства × 16 за пакет передается 256 бит (32 байта).

Если микросхема использует шину данных шириной менее 16 бит, один или несколько битов адреса подстолбца используются для выбора части столбца, которая будет представлена ​​на шине данных. Если ширина шины данных составляет 8 бит, SC3 используется для определения того, к какой половине считанных данных необходимо получить доступ; если шина данных имеет ширину 4 бита, используются SC3 и SC2 и т. д.

В отличие от традиционной SDRAM, нет никаких условий для выбора порядка, в котором данные передаются в пакете. Таким образом, невозможно выполнять чтение сначала критическое слово.

Команда записи по маске

Команда записи по маске похожа на обычную запись, но не допускается задержка команды и предоставляется байт маски. Это позволяет контролировать, какие 8-битные поля записываются. Это не битовая карта, указывающая, какие байты должны быть записаны; он не будет достаточно большим для 32 байтов в пакете записи. Скорее, это битовый шаблон, которым контроллер DRAM заполняет незаписанные байты. Контроллер DRAM отвечает за поиск шаблона, который не появляется в других байтах, которые должны быть записаны. Поскольку существует 256 возможных шаблонов и только 32 байта в пакете, найти один несложно. Даже если несколько устройств подключены параллельно, байт маски всегда можно найти, если ширина шины не превышает 128 бит. (Это даст 256 байтов на пакет, но команда маскированной записи используется только в том случае, если хотя бы один из них не должен быть записан.)

Каждый байт - это 8 последовательных битов, передаваемых по одной строке данных во время конкретный тактовый цикл. M0 сопоставляется с первым битом данных, передаваемым в течение тактового цикла, а M7 сопоставляется с последним битом.

Это соглашение также препятствует выполнению чтения в первую очередь критического слова; любое слово должно включать биты как минимум из первых 8 переданных битов.

Команда предварительной зарядки / обновления

Эта команда аналогична комбинации обычных команд предварительной зарядки и обновления SDRAM. Биты POPx и BPx определяют операцию предварительной зарядки, а биты ROPx, DELRx и BRx определяют операцию обновления. Каждый может быть включен отдельно. Если этот параметр включен, каждый может иметь различную задержку команды и должен быть адресован в другой банк.

Команды предварительного пополнения могут быть отправлены одновременно только в один банк; в отличие от обычной SDRAM, здесь нет команды «предварительно зарядить все банки».

Команды обновления также отличаются от обычных SDRAM. Команды «обновить все банки» нет, и операция обновления разделена на отдельные операции активации и предварительной зарядки, поэтому время определяется контроллером памяти. Счетчик обновления также программируется контроллером. Доступны следующие операции:

• 000: NOPR Не выполнять операции обновления
• 001: REFP Обновить предварительную зарядку; завершить операцию обновления в выбранном банке.
• 010: REFA Активировать обновление; активировать строку, выбранную регистром REFH / M / L и выбранный банк для обновления.
• 011: REFI Обновить и увеличить; как для REFA, но также увеличьте регистр REFH / M / L.
• 100: LRR0 Загрузить младший регистр обновления; скопируйте RQ7–0 в младшие 8 бит счетчика обновления REFL. Без задержки команды.
• 101: LRR1 Загрузить середину регистра обновления; скопируйте RQ7–0 в средние 8 бит счетчика обновления REFM. Без задержки команды.
• 110: LRR2 Загрузить регистр обновления высокого уровня; скопируйте RQ7–0 в старшие 8 бит счетчика обновления REFH (если реализовано). Без задержки команды.
• 111 Зарезервировано

Команда калибровки / отключения питания

Эта команда выполняет ряд различных функций, как определено в поле XOPx. Хотя существует 16 возможностей, фактически используются только 4. Три подкоманды запускают и останавливают калибровку выходного драйвера (которая должна выполняться периодически, каждые 100 мс).

Четвертая подкоманда переводит микросхему в режим пониженного энергопотребления. В этом режиме он выполняет внутреннее обновление и игнорирует высокоскоростные линии данных. Его необходимо разбудить с помощью низкоскоростной последовательной шины.

Память XDR DRAM проверяются и настраиваются с помощью низкоскоростной последовательной шины. Сигналы RST, SCK и CMD передаются контроллером параллельно каждому кристаллу. Линии SDI и SDO соединены гирляндной цепочкой, причем последний выход SDO подключен к контроллеру, а первый вход SDI связан с высоким уровнем (логический 0).

При сбросе каждая микросхема устанавливает на свой вывод SDO низкий уровень (1). При отпускании сброса на микросхемы отправляется серия импульсов SCK. Каждая микросхема устанавливает высокий уровень на выходе SDO (0) через один цикл после того, как видит высокий уровень на входе SDI (0). Кроме того, он подсчитывает количество циклов, прошедших между освобождением сброса и обнаружением высокого уровня на входе SDI, и копирует этот счет во внутренний регистр идентификатора микросхемы. Команды, отправляемые контроллером по линии CMD, включают адрес, который должен соответствовать полю идентификатора чипа.

Общая структура команд

Каждая команда читает или записывает один 8-битный регистр с использованием 8-битного адреса. Это позволяет использовать до 256 регистров, но в настоящее время назначен только диапазон 1–31.

Обычно линия CMD остается на высоком уровне (логический 0), и импульсы SCK не действуют. Для отправки команды по линиям CMD синхронизируется последовательность из 32 бита:

• 4 бита 1100, сигнал запуска команды.
• Бит чтения / записи. Если 0, это чтение, если 1 это запись.
• Одиночный / широковещательный бит. Если 0, выбирается только устройство с совпадающим идентификатором. Если 1, все устройства выполняют команду.
• 6 бит идентификатора последовательного устройства. При сбросе устройства автоматически назначаются идентификаторы, начиная с 0.
• 8 бит адреса регистра
• Один бит "0". Это дает время для обработки запросов чтения и включения вывода SDO в случае чтения,
• 8 бит данных. Если это команда чтения, предоставленные биты должны быть равны 0, а значение регистра создается на выводе SDO выбранной микросхемы. Все невыбранные микросхемы подключают свои входы SDI к своим выходам SDO, поэтому контроллер будет видеть значение.
• Один бит «0». На этом команда завершается и предоставляется время для отключения вывода SDO.

• RDRAM
• XDR2 DRAM
• Список полос пропускания устройства

• Rambus Страница продукта XDR
• Rambus FlexIO CPU Inte,
• rface предоставляет интерфейс XDR
• Продукт Qimonda XDR (TM) DRAM