Войти
Закрытие по времени - это процесс, с помощью которого логический дизайн, состоящий из примитивных элементов, таких как комбинаторные логические вентили (и, or, , а не, nand, orи т. д.) и последовательные логические вентили (триггеры, защелки, памяти) модифицируются чтобы удовлетворить его временным требованиям. В отличие от компьютерной программы, в которой нет явной задержки для выполнения вычислений, логические схемы имеют внутренние и четко определенные задержки для передачи входных сигналов на выходы. В простых случаях пользователь может вычислить задержку пути между элементами вручную. Если в дизайне более десятка или около того элементов, это непрактично. Например, временная задержка на пути от выхода D-триггера через комбинаторные логические элементы до следующего входа D-триггера должна удовлетворять (быть меньше) временному периоду между синхронизирующими тактовыми импульсами для двух шлепки. Когда задержка прохождения элементов больше, чем время тактового цикла, считается, что элементы находятся на критическом пути. Схема не будет работать, если задержка пути превышает задержку цикла тактовой частоты, поэтому изменение схемы для устранения сбоя синхронизации (и устранения критического пути) является важной частью задачи инженера по проектированию логики.
Часто изменения логической схемы обрабатываются пользовательскими инструментами EDA на основе директив временных ограничений, подготовленных проектировщиком. Этот термин также используется для обозначения цели, которая достигается, когда такая конструкция достигла конца потока и ее временные требования удовлетворены.
Основными этапами процесса проектирования, которые могут быть задействованы в этом процессе, являются логический синтез, размещение, синтез дерева часов и маршрутизация. С существующими технологиями все они должны быть осведомлены о времени, чтобы проект должным образом соответствовал его требованиям к времени, но с технологиями в диапазоне микрометров только логический синтез инструменты EDA имели такое предварительное условие.
Тем не менее, даже если осведомленность о времени была распространена на все эти шаги, начиная с хорошо установленных принципов, используемых для логического синтеза, две фазы, логическая и физическая, процесса закрытия синхронизации традиционно обрабатываются разными группами разработчиков. и различные инструменты EDA. Design Compiler от Synopsys, Encounter RTL Compiler от Cadence Design Systems и BlastCreate от Magma Design Automation являются примерами инструментов логического синтеза. IC Compiler от Synopsys, SoC Encounter от Cadence Design Systems и Blast Fusion от Magma Design Automation являются примерами инструментов, способных к размещению с учетом времени, синтезу дерева часов и маршрутизация и, следовательно, используется для физического закрытия синхронизации.
Когда пользователю требуется, чтобы схема соответствовала исключительно сложным временным ограничениям, может потребоваться использование машинного обучения программ для найти оптимальный набор параметров конфигурации инструмента для синтеза, карты, размещения и маршрута ПЛИС, который обеспечивает замыкание схемы по времени.
Требование синхронизации должно быть преобразовано в ограничение статического времени, чтобы инструмент EDA мог его обработать.
