Логическое усилие

Метод логического усилия, термин, придуманный Иваном Сазерлендом и Бобом Спроуллом в 1991 году, представляет собой простой метод, используемый для оценки задержка в цепи CMOS. При правильном использовании он может помочь в выборе логических элементов для данной функции (включая количество необходимых ступеней) и размеров вентилей для достижения минимальной задержки, возможной для схемы.

• 1 Вычисление задержки в логическом элементе
• 2 Процедура расчета логического усилия одного каскада
• 3 Многоступенчатые логические сети
  • 3.1 Минимальная задержка
• 4 Примеры
  • 4.1 Задержка в инверторе
  • 4.2 Задержка в логических элементах И-НЕ и ИЛИ-ИЛИ
• 5 Ссылки
• 6 Дополнительная информация

Задержка выражается в терминах основного блок задержки, τ = 3RC, задержка инвертора, управляющего идентичным инвертором без какой-либо дополнительной емкости, добавляемой межсоединениями или другими нагрузками; связанный с этим безразмерный номер известен как нормализованная задержка . (Некоторые авторы предпочитают определять базовую единицу задержки как разветвление задержки 4 - задержка одного инвертора, управляющего 4 идентичными инверторами). Абсолютная задержка тогда просто определяется как произведение нормализованной задержки затвора, d, и τ:

$dabs\; =\; d\; \cdot \; \tau \; \{\backslash \; displaystyle\; d\_\; \{abs\}\; =\; d\; \backslash \; cdot\; \backslash \; tau\}$

в Типичный 600-нм процесс τ составляет около 50 пс. Для процесса с длиной волны 250 нм τ составляет около 20 пс. В современных процессах с длиной волны 45 нм задержка составляет примерно от 4 до 5 пс.

Нормализованная задержка в логическом элементе может быть выражена как сумма двух основных членов: нормализованный, p (который представляет собой внутреннюю задержку элемента и может быть найден путем рассмотрения элемента движение без нагрузки) и, f (который зависит от нагрузки, как описано ниже). Следовательно,

$d\; =\; f\; +\; p\; \{\backslash \; displaystyle\; d\; =\; f\; +\; p\}$

Усилие стадии делится на два компонента: логическое усилие, г, которое представляет собой отношение входных емкость данного затвора относительно емкости инвертора, способного выдавать такой же выходной ток (и, следовательно, является постоянной для определенного класса затвора и может быть описана как фиксирующая внутренние свойства затвора), и электрическое усилие, h - отношение входной емкости нагрузки к емкости затвора. Обратите внимание, что «логическое усилие» не учитывает нагрузку, и, следовательно, у нас есть термин «электрическое усилие», которое учитывает нагрузку. Сценическое усилие в этом случае просто:

$f\; =\; gh\; \{\backslash \; displaystyle\; f\; =\; gh\}$

Объединение этих уравнений дает базовое уравнение, моделирующее нормализованную задержку с помощью одного логического элемента:

$d\; =\; gh\; +\; p\; \{\backslash \; displaystyle\; d\; =\; gh\; +\; p\}$

Инверторы CMOS вдоль критического пути обычно проектируются с гаммой, равной 2. Другими словами, pFET инвертора спроектирован с удвоенной шириной (и, следовательно, с удвоенной емкостью), чем nFET инвертор, чтобы получить примерно такое же сопротивление pFET, что и сопротивление nFET, чтобы получить примерно равные токи повышения и ток понижения.

Выберите размеры всех транзисторов таким образом, чтобы выходной привод затвора аналогичен выходному приводу инвертора, построенного из PMOS размера 2 и NMOS размера 1.

Выходное напряжение затвора равно минимальному - по всем возможным комбинациям входов - выходному управлению затвора для этого входа.

Выходное напряжение затвора для данного входа равно драйву на его выходном узле.

Привод в узле равен сумме приводов всех транзисторов, которые включены и чей исток или сток находятся в контакте с рассматриваемым узлом. Транзистор PMOS активирован, когда его напряжение затвора равно 0. Транзистор NMOS включен, когда его напряжение затвора равно 1.

После выбора размеров логическое усилие на выходе затвора является суммой ширины всех транзисторов, исток или сток которых контактирует с выходным узлом. Логическое усилие каждого входа на затвор - это сумма ширин всех транзисторов, затвор которых находится в контакте с этим входным узлом.

Логическое усилие всего элемента - это отношение его логического усилия на выходе к сумме его логических усилий на входе.

Основным преимуществом метода логических усилий является то, что его можно быстро распространить на схемы, состоящие из нескольких этапов. Полная нормализованная задержка пути D может быть выражена в терминах общих усилий на пути, F и паразитной задержки пути P (которая является суммой отдельных паразитных задержек):

$D\; =\; NF\; 1\; /\; N\; +\; P\; \{\backslash \; displaystyle\; D\; =\; NF\; ^\; \{1\; /\; N\}\; +\; P\}$

Усилие пути выражается в терминах логического усилия пути G (произведение отдельных логических усилий затворов), и электрическое усилие пути H (отношение нагрузки пути к его входной емкости).

Для путей, где каждый вентиль управляет только одним дополнительным вентилем (т. Е. Следующим вентилем в тракте),

$F\; =\; GH\; \{\backslash \; displaystyle\; F\; =\; GH\}$

Однако для цепей, которые ответвляются, необходимо учитывать дополнительное усилие разветвления, b; это отношение общей емкости, управляемой затвором, к емкости на интересующем пути:

$b\; =\; C\; на\; пути\; +\; C\; вне\; пути\; C\; на\; пути\; \{\backslash \; displaystyle\; b\; =\; \{\backslash \; frac\; \{C\_\; \{onpath\}\; +\; C\_\; \{offpath\; \}\}\; \{C\_\; \{onpath\}\}\}\}$

Это дает усилие ветвления пути B, которое является продуктом усилий отдельных этапов ветвления; тогда общее усилие на пути составляет

$F\; =\; GHB\; \{\backslash \; displaystyle\; F\; =\; GHB\}$

Можно видеть, что b = 1 для ворот, управляющих только одним дополнительным воротом, фиксируя B = 1 и заставляя формулу сводиться к более ранняя версия без ветвления.

Минимальная задержка

Можно показать, что в многоступенчатых логических сетях минимально возможная задержка на конкретном пути может быть достигнута путем проектирования схемы, при которой усилия на ступени равны. Для данной комбинации ворот и известной нагрузки все B, G и H являются фиксированными, что приводит к фиксированию F; следовательно, размеры отдельных ворот должны быть такими, чтобы усилия отдельных ступеней составляли

$f\; =\; F\; 1\; /\; N\; \{\backslash \; displaystyle\; f\; =\; F\; ^\; \{1\; /\; N\}\}$

, где N - количество ступеней в цепи.

Задержка в инверторе

По определению, логическое усилие инвертора g равно 1. Если инвертор управляет эквивалентным инвертором, электрическое усилие h также равно 1.

Паразитная задержка p инвертора также равна 1 (это можно найти, рассматривая модель инвертора с задержкой Elmore delay ).

Следовательно, общая нормализованная задержка инвертора, управляющего эквивалентным инвертором, равна

$d\; =\; gh\; +\; p\; =\; (1)\; (1)\; +\; 1\; =\; 2\; \{\backslash \; displaystyle\; d\; =\; gh\; +\; p\; =\; (1)\; (1)\; +\; 1\; =\; 2\}$

Задержка в логических элементах И-НЕ и ИЛИ-И

Логическое усилие логического элемента И-НЕ с двумя входами рассчитывается как g = 4/3, поскольку логический элемент И-НЕ с входной емкостью 4 может управлять тем же током, что и инвертор, с входной емкостью 3. Точно так же логическое усилие логического элемента ИЛИ-НЕ с двумя входами может быть равно g = 5/3. Из-за меньшего логического усилия вентили NAND обычно предпочтительнее вентилей NOR.

Для больших вентилей логическое усилие выглядит следующим образом:

Логическое усилие для входов статических вентилей CMOS, с гаммой = 2

	Количество входов
Тип затвора	1	2	3	4	5	n
Инвертор	1	Н / Д	Н / Д	Н / Д	Н / Д	Н / Д
И-НЕ	Н / Д	$4\; 3\; \{\backslash \; displaystyle\; \{\backslash \; frac\; \{4\}\; \{3\}\}\}$	$5\; 3\; \{\backslash \; displaystyle\; \{\backslash \; frac\; \{5\}\; \{3\}\}\}$	$6\; 3\; \{\backslash \; displaystyle\; \{\; \backslash \; frac\; \{6\}\; \{3\}\}\}$	$7\; 3\; \{\backslash \; displaystyle\; \{\backslash \; frac\; \{7\}\; \{3\}\}\}$	$n\; +\; 2\; 3\; \{\backslash \; displaystyle\; \{\backslash \; frac\; \{n\; +\; 2\}\; \{3\}\; \}\}$
ИЛИ	НЕТ	$5\; 3\; \{\backslash \; displaystyle\; \{\backslash \; frac\; \{5\}\; \{3\}\}\}$	$7\; 3\; \{\backslash \; displaystyle\; \{\backslash \; frac\; \{7\}\; \{3\; \}\}\}$	$9\; 3\; \{\backslash \; displaystyle\; \{\backslash \; frac\; \{9\}\; \{3\}\}\}$	$11\; 3\; \{\backslash \; displaystyle\; \{\backslash \; frac\; \{11\}\; \{3\}\}\}$	$2\; n\; +\; 1\; 3\; \{\; \backslash \; displaystyle\; \{\backslash \; frac\; \{2n\; +\; 1\}\; \{3\}\}\}$

Нормализованная паразитная задержка вентилей И-НЕ и ИЛИ-ИЛИ равна количеству входов.

Следовательно, нормализованная задержка логического элемента И-НЕ с двумя входами, управляющего идентичной копией самого себя (так что электрическое усилие равно 1), составляет

$d\; =\; gh\; +\; p\; =\; (4/3)\; (1)\; +\; 2\; =\; 10/3\; \{\backslash \; displaystyle\; d\; =\; gh\; +\; p\; =\; (4/3)\; (1)\; +\; 2\; =\; 10/3\}$

, а для логического элемента ИЛИ-НЕ с двумя входами задержка составляет

$d\; =\; gh\; +\; p\; =\; (5/3)\; (1)\; +\; 2\; =\; 11/3\; \{\backslash \; displaystyle\; d\; =\; gh\; +\; p\; =\; (5/3)\; (1)\; +\; 2\; =\; 11/3\}$

.

• Сазерленд, Иван Э.; Спроул, Роберт Ф.; Харрис, Дэвид Ф. (1999). Логические усилия: проектирование быстрых схем КМОП. Морган Кауфманн. ISBN 1-55860-557-6.
• Weste, Neil H.E.; Харрис, Дэвид (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed. Пирсон / Эддисон-Уэсли. ISBN 0-321-54774-8.