Verilog-to- Маршрутизация

Verilog-to-Routing (VTR) - это поток CAD с открытым исходным кодом для FPGA устройств. Основная цель VTR - сопоставить данную схему, описанную в Verilog, языке описания оборудования, на заданную архитектуру FPGA для целей исследований и разработок; Нацеленная архитектура FPGA может быть новой архитектурой, которую желает изучить исследователь, или это может быть существующая коммерческая FPGA, архитектура которой записана во входном формате VTR. В проекте VTR участвует много участников, ведущими университетами-партнерами являются Университет Торонто, Университет Нью-Брансуика и Калифорнийский университет в Беркли. Дополнительные участники: Google, Университет Юты, Принстонский университет, Altera, Intel, Texas Instruments и MIT Lincoln Lab.

• 1 VTR Flow
  • 1.1 ODIN II
  • 1.2 ABC
  • 1.3 VPR
  • 1.4 FASM
• 2 См. Также
• 3 Ссылки
• 4 Внешние ссылки

Поток проектирования VTR обычно состоит из трех основных компонентных приложений: ODIN II, который компилирует код Verilog в схему в формате обмена логикой Беркли (BLIF), удобочитаемое графическое представление схемы; ABC, оптимизирующий схему BLIF, созданную ODIN II; и VPR, который упаковывает, размещает и маршрутизирует оптимизированную схему на данной архитектуре FPGA. Есть несколько дополнительных необязательных инструментов, которые могут дополнительно обрабатывать вывод видеомагнитофона. Например, инструмент FASM FPGA Assembly может создавать программные потоки битов для некоторых коммерческих FPGA (Xilinx Artix и Lattice ice40) в конце потока VTR, в то время как инструмент OpenFPGA интегрируется с VTR для создания стандартной компоновки ячеек нового (предлагаемого) ПЛИС. Также возможно использование различных инструментов для первой стадии (синтез HDL) потока VTR; например, Titan Flow использует Quartus для выполнения стадии HDL-логического синтеза, а затем VPR для выполнения размещения и маршрутизации.

ODIN II

ODIN II - это HDL компилятор потока VTR. Он преобразует заданный код Verilog в схему BLIF, выполняет оптимизацию кода и схемы, визуализирует схемы и выполняет частичное отображение логики на доступные жесткие блоки данной архитектуры. Кроме того, он может моделировать выполнение цепей как для проверки, так и для анализа мощности, производительности и нагрева. ODIN II поддерживается Университетом Нью-Брансуика.

ABC

ABC оптимизирует схемы BLIF, выполняя логическую оптимизацию и. ABC поддерживается Калифорнийским университетом, Беркли..

VPR

Универсальный маршрут и место (VPR) - последний компонент VTR. Его вход представляет собой схему BLIF, которую он упаковывает, размещает и маршруты на входной архитектуре FPGA.

Во время упаковки соседние и связанные логические элементы схемы группируются вместе в логические блоки, соответствующие аппаратному обеспечению ПЛИС. Во время размещения эти логические блоки, а также жесткие блоки назначаются доступным аппаратным ресурсам FPGA. Наконец, во время маршрутизации устанавливаются сигнальные соединения между блоками. VPR в первую очередь разработан Университетом Торонто при участии многих других университетов и компаний.

FASM

Инструмент сборки FPGA (genfasm) будет создавать программный поток битов от реализации VTR (размещение и маршрутизация цепи) на коммерческих архитектурах, для которых были созданы полные файлы архитектуры VTR, описывающие устройство FPGA. В настоящее время сюда входят семейства ПЛИС Xilinx Artix и Lattice ice40. Этот инструмент в основном разработан Google.

• Intel Quartus Prime
• Xilinx Vivado

• VTR на GitHub
• Документация по VTR
• Загрузка VTR