Войти
Симуляторы HDL - это программные пакеты, имитирующие выражения, написанные на одном из языки описания оборудования, такие как VHDL, Verilog, SystemVerilog.
Эта страница предназначена для перечисления текущих и исторических симуляторов HDL, ускорители, эмуляторы и т. д.
| Название симулятора | Автор / компания | Языки | Описание |
|---|---|---|---|
| Active-HDL / Riviera -PRO | Aldec | VHDL-1987, -1993, -2002, -2008, -2018 V1995, V2001, V2005, SV2009, SV2012 | Симулятор с полной средой проектирования, предназначенный для приложений FPGA. Aldec лицензирует Active-HDL для Lattice Semiconductor, поставщика ПЛИС, и базовый механизм можно найти в пакетах для проектирования Lattice. В то время как ActiveHDL является недорогим продуктом, Aldec также предлагает более дорогой и высокопроизводительный симулятор под названием «Riviera-PRO». Обладая расширенными возможностями отладки, он нацелен на проверку больших устройств FPGA и ASIC с использованием расширенных методологий проверки, таких как проверка на основе утверждений и UVM. |
| Aeolus-DS | Huada Empyrean Software Co., Ltd | V2001 | Aeolus-DS является частью симулятора Aeolus, который предназначен для моделирования схемы смешанного сигнала. Aeolus-DS поддерживает чистое моделирование Verilog. |
| CVC | Tachyon Design Automation | V2001, V2005 | CVC - это симулятор, скомпилированный Verilog HDL. CVC может моделировать в режиме интерпретации или компиляции. |
| HiLo | Teradyne | Используется в 1980-х годах. | |
| Incisive Enterprise Simulator ('большая тройка') | Cadence Design Systems | VHDL-1987, -1993, -2002, -2008, V2001, SV2005, SV2009, SV2012 | Первоначально приобретена Cadence Gateway Design, тем самым приобретая Verilog-XL. В ответ на конкуренцию со стороны более быстрых симуляторов, Cadence разработала собственный симулятор на компилируемом языке NC-Verilog. Современная версия семейства NCsim, называемая Incisive Enterprise Simulator, включает поддержку Verilog, VHDL и SystemVerilog. Он также обеспечивает поддержку языка проверки e и быстрое ядро моделирования SystemC. |
| Симулятор ISE | Xilinx | VHDL-93, V2001 | Симулятор Xilinx поставляется в комплекте с ISE Design Suite. ISE Simulator (ISim) обеспечивает поддержку моделирования в смешанном режиме языка, включая, помимо прочего, моделирование конструкций, предназначенных для FPGA и CPLD Xilinx. |
| Metrics Cloud Simulator | Metrics Technologies | SV2012 | Симулятор SystemVerilog, используемый на облачной платформе Metrics. Включает все стандартные функции современного симулятора SystemVerilog, включая отладку, API, поддержку языка и средств тестирования. |
| ModelSim и Questa ('big 3') | Mentor Graphics | VHDL-1987, -1993, -2002, -2008, V2001, SV2005, SV2009, SV2012 | Оригинальный симулятор Modeltech (VHDL) был первым симулятором на разных языках, способным одновременно имитировать объекты проектирования VHDL и Verilog. В 2003 году ModelSim 5.8 стал первым симулятором, который начал поддерживать функции стандарта Accellera SystemVerilog 3.0. В 2005 году Mentor представила Questa для обеспечения высокопроизводительного моделирования Verilog и SystemVerilog и расширения возможностей проверки до более продвинутых методологий, таких как проверка на основе утверждений и функциональное покрытие. Сегодня Questa является ведущим высокопроизводительным симулятором SystemVerilog и Mixed, поддерживающим полный набор методологий, включая стандартные OVM и UVM. ModelSim по-прежнему является ведущим симулятором для проектирования ПЛИС. |
| MPSim | Axiom Design Automation | V2001, V2005, SV2005, SV2009 | MPsim - это быстро компилируемый симулятор с полной поддержкой Verilog, SystemVerilog и SystemC. Он включает в себя Designer, интегрированную среду отладки Verilog и SystemVerilog и имеет встроенную поддержку моделирования нескольких процессоров. |
| PureSpeed | Frontline | V1995 | Первый симулятор Verilog, доступный в ОС Windows. У симулятора был циклический аналог под названием CycleDrive. FrontLine был продан Аванту! в 1998 году, который позже был приобретен Synopsys в 2002 году. Synopsys прекратила выпуск Purespeed в пользу своего хорошо зарекомендовавшего себя симулятора VCS. |
| Симулятор Quartus II (Qsim) | Altera | VHDL-1993, V2001, SV2005 | Симулятор Altera в комплекте с программным обеспечением для проектирования Quartus II версии 11.1 и новее. Поддерживает Verilog, VHDL и AHDL. |
| SILOS | Silvaco | IEEE-1364-2001 | Как один из недорогих интерпретируемых симуляторов Verilog, Silos III от SimuCad пользовался большим успехом. популярность в 1990-е гг. После того, как Silvaco приобрела SimuCad, Silos стал частью набора инструментов Silvaco EDA. |
| SIMILI VHDL | Symphony EDA | VHDL-1993 | Еще один недорогой симулятор VHDL с графическим пользовательским интерфейсом и встроенной программой просмотра сигналов. Их веб-сайт давно не обновлялся. Вы больше не можете приобретать программное обеспечение. Бесплатная версия работает, но вам нужно запросить лицензию по электронной почте. |
| SMASH | Интеграция с дельфинами | V1995, V2001, VHDL-1993 | SMASH - это многоязычный симулятор смешанных сигналов для конструкций IC или PCB. Он использует синтаксис SPICE для аналоговых описаний, Verilog-HDL и VHDL для цифровых, Verilog-A / AMS, VHDL-AMS и ABCD (комбинация SPICE и C) для аналоговых поведенческих алгоритмов и C для алгоритмов DSP.. |
| Speedsim | Cadence Design Systems | V1995 | Симулятор на основе цикла, первоначально разработанный в DEC. Разработчики DEC выделились, чтобы сформировать Quickturn Design Systems. Позднее Quickturn была приобретена компанией Cadence, которая прекратила выпуск продукта в 2005 году. Speedsim отличался инновационной архитектурой со срезами битов, которая поддерживала параллельное моделирование до 32 тестов. |
| Super-FinSim | Fintronic | V2001 | Этот симулятор доступен для нескольких платформ и соответствует требованиям IEEE 1364-2001. |
| TEGAS / Texsim | TEGAS / CALMA / GE | TDL (Tegas Design Language) | Впервые описано в статье 1972 года, использованной в 1980-х годах поставщиками ASIC, такими как LSI Логика, GE. |
| VCS ('большая тройка') | Synopsys | VHDL-1987, -1993, -2002, -2008, V2001, SV2005, SV2009, SV2012 | Первоначально разработан Джоном Сангинетти, Питером Эйхенбергер и Майкл Макнамара в рамках стартап-компании Chronologic Simulation, которая была приобретена ViewLogic Systems в 1994 году. ViewLogic была впоследствии приобретена Synopsys в 1997 году. VCS находилась в постоянном активном развитии и стала пионером в моделировании скомпилированного кода, встроенной тестовой среде и поддержке SystemVerilog. и унифицированные компиляторные технологии. Сегодня VCS обеспечивает комплексную поддержку всех методологий и языков функциональной проверки (включая VHDL, Verilog, SystemVerilog, Verilog AMS, SystemC и C / C ++), а также передовых технологий моделирования, включая низкое энергопотребление, x-распространение, анализ недостижимости и -зернистый параллелизм. |
| Verilogger Extreme, Verilogger Pro | SynaptiCAD | V2001, V1995 | Verilogger Pro - это недорогой интерпретируемый симулятор, основанный на базе кода VeriWell Эллиота Медника. Verilogger Extreme - это новый симулятор скомпилированного кода, который совместим с Verilog-2001 и намного быстрее, чем Pro. |
| Verilog-XL | Cadence Design Systems | V1995 | Оригинальный симулятор Verilog, Verilog-XL от Gateway Design был первым (и единственным, какое-то время) симулятором Verilog, прошедшим квалификацию ASIC. (проверка) подписание. После приобретения компанией Cadence Design Systems Verilog-XL очень мало изменился за эти годы, сохранив интерпретируемый языковой движок и заморозив языковую поддержку на Verilog-1995. Cadence рекомендует Incisive Enterprise Simulator для новых дизайнерских проектов, поскольку XL больше не получает активной разработки. Тем не менее, XL продолжает находить применение в компаниях с большой кодовой базой устаревшего Verilog. Многие ранние кодовые базы Verilog можно правильно моделировать только в Verilog-XL из-за различий в языковой реализации других симуляторов. |
| Veritak | Sugawara Systems | V2001 | Это недорогое приложение только для Windows. Он может похвастаться встроенным средством просмотра сигналов и быстрым выполнением. |
| Vivado Simulator | Xilinx | VHDL-93, V2001, V2005, SV2009, SV2012 | Vivado Simulator от Xilinx входит в состав пакета проектирования Vivado. Это симулятор на скомпилированном языке, который поддерживает смешанный язык, сценарии TCL, зашифрованный IP-адрес и расширенную проверку. Vivado нацелен на более крупные FPGA Xilinx и постепенно заменяет ISE в качестве основной цепочки инструментов. По состоянию на середину 2014 года Vivado охватывала ПЛИС среднего и большого размера Xilinx, а ISE - ПЛИС среднего и меньшего размера, а также все CPLD. |
| Z01X | WinterLogic (приобретена Synopsys 2016) | V2001, SV2005 | Разработан как имитатор неисправностей, но также может использоваться как имитатор логики. |
Некоторые платные проприетарные симуляторы (такие как ModelSim) доступны в студенческой или оценочной / демонстрационной версиях. В этих выпусках обычно отключены многие функции и произвольные ограничения на размер моделирования, но они предлагаются бесплатно.
| Название симулятора | Лицензия | Автор / компания | Поддерживается языки | Описание |
|---|---|---|---|---|
| Cascade | BSD | VMware Research | V2005 (большое подмножество) | Just-in-Time Verilog симулятор и компилятор для ПЛИС, позволяющий мгновенно запускать как синтезируемый, так и несинтезируемый Verilog на оборудовании |
| GPL Cver | GPL | Программное обеспечение Pragmatic C | V1995, минимальный V2001 | Это симулятор с открытым исходным кодом GPL. Это чистый симулятор. Этот симулятор не полностью соответствует стандарту IEEE 1364-2001. Он не поддерживает функции создания и константы. |
| Icarus Verilog | GPL2 + | Стивен Уильямс | V1995, V2001, V2005, limited SV2005 / SV2009 | Также известен как iverilog. Хорошая поддержка Verilog 2005, включая операторы генерации и постоянные функции. |
| ПОДЪЕМ | А. Bosio, G. Di Natale (LIRMM) | V1995 | LIFTING (LIRMM Fault Simulator) - это имитатор с открытым исходным кодом, способный выполнять как логическое моделирование, так и моделирование отказов для одиночных / множественных застрявших отказов и сбой единичного события (SEU) в цифровых схемах, описанных в Verilog. | |
| OSS CVC | Художественная лицензия в стиле Perl | Tachyon Design Automation | V2001, V2005 | CVC - это симулятор, скомпилированный на Verilog HDL. CVC может моделировать как в интерпретируемом, так и в скомпилированном режиме. Исходный код доступен под художественной лицензией в стиле Perl. |
| GPL2+ | Джеффри П. Хансен | V1995 | Управляемый событиями редактор цифровых схем и имитатор с tcl / tk GUI на основе Verilog. Включает симулятор Verilog Verga. | |
| Verilator | GPL3 | Veripool | Synthesizable V1995, V2001, V2005, SV2005, SV2009, SV2012, SV2017 | Это очень высокоскоростной открытый исходный код симулятор, который компилирует синтезируемый Verilog в многопоточный C ++ / SystemC. Код тестовой среды должен быть написан как синтезируемый RTL или как тестовая среда C ++ или SystemC. Verilator не поддерживает поведенческий синтаксис Verilog для написания Testbenches. Например, нет поддержки задач Verilog с операторами # и @ для генерации поведенческого кода драйвера тестовой среды. |
| Verilog Behavioral Simulator (VBS) | GPL | Lay H. Tho и Jimen Ching | V1995 | Поддерживает функции, задачи и создание экземпляров модулей. По-прежнему не хватает многих функций, но в этом выпуске достаточно, чтобы студент VLSI мог использовать и изучать Verilog. Поддерживает только поведенческие конструкции Verilog и минимальные конструкции моделирования, такие как «начальные» утверждения. |
| VeriWell | GPL2 | Эллиот Медник | V1995 | Этот симулятор раньше был проприетарным, но недавно стал открытым исходным кодом GPL. Соответствие 1364 недостаточно документировано. Он не полностью соответствует IEEE 1364-1995. |
| ISOTEL Mixed Signal Domain | GPL | ngspice и Yosys, сообщества и Isotel | V2005 | Смешанный сигнал с открытым исходным кодом ngspice simulator в сочетании с программным обеспечением синтеза verilog под названием Yosys и Isotel extension для совместного моделирования встроенных C / C ++ (или других). |
| Название симулятора | Лицензия | Автор / компания | Поддерживаемые языки | Описание |
|---|---|---|---|---|
| FreeHDL | GPL2 + | VHDL-1987, VHDL-1993 | Проект по разработке бесплатного симулятора VHDL с открытым исходным кодом | |
| GHDL | GPL2+ | Tristan Gingold | VHDL-1987, VHDL-1993, VHDL-2002, частично VHDL-2008 | GHDL - это полный симулятор VHDL, использующий технологию GCC. |
| Icarus Verilog | GPL2 + | Maciej Sumiński Стивен Уильямс | Добавлен препроцессор VHDL, конвертирующий VHDL в Verilog | |
| nvc | GPL3 | Ник Гассон | VHDL-1993 |
| Тег | Описание |
|---|---|
| V1995 | IEEE 1364-1995 Verilog |
| V2001 | IEEE 1364-2001 Verilog |
| V2005 | IEEE 1364-2005 Verilog |
| SV2005 | IEEE 1800-2005 SystemVerilog |
| SV2009 | IEEE 1800-2009 SystemVerilog |
| SV2012 | IEEE 1800-2012 SystemVerilog |
| SV2017 | IEEE 1800-2017 SystemVerilog |
| VHDL-1987 | IEEE 1076 -1987 VHDL |
| VHDL-1993 | IEEE 1076 -1993 VHDL |
| VHDL-2002 | IEEE 1076 -2002 VHDL |
| VHDL-2008 | IEEE 1076 -2008 VHDL |
Программное обеспечение для моделирования HDL прошло долгий путь с момента своего зарождения как отдельный запатентованный продукт, предлагаемый одной компанией. Сегодня тренажеры доступны у многих продавцов по разным ценам, в том числе и по бесплатным. Для настольного / личного использования Aldec, Mentor, LogicSim, SynaptiCAD, TarangEDA и другие предлагают наборы инструментов стоимостью менее 5000 долларов США для платформы Windows 2000 / XP. Пакеты объединяют движок симулятора с полной средой разработки: текстовым редактором, средством просмотра сигналов и браузером уровня RTL. Кроме того, выпуски симулятора Aldec и ModelSim с ограниченной функциональностью можно бесплатно загрузить у их соответствующих OEM-партнеров (Microsemi, Altera, Lattice Semiconductor, Xilinx и т. Д.). Для тех, кто хочет программное обеспечение с открытым исходным кодом, существует Icarus Verilog, GHDL и другие.
Помимо уровня рабочего стола, имитаторы корпоративного уровня предлагают более быстрое выполнение моделирования, более надежную поддержку для моделирования на разных языках (VHDL и Verilog ) и, что наиболее важно, проверены для точного по времени (с аннотациями SDF) моделирования на уровне ворот. Последний момент является критическим для процесса записи на магнитную ленту ASIC, когда база данных проекта передается в производство. (Литейные предприятия по производству полупроводников предусматривают использование инструментов, выбранных из утвержденного списка, чтобы проект заказчика получил статус одобрения. Хотя от покупателя не требуется выполнять какую-либо проверку одобрения, огромная стоимость заказа пластин обычно обеспечивает тщательную проверку проекта со стороны заказчика.) Три основных симулятора уровня одобрения включают Cadence Incisive Enterprise Simulator, Mentor ModelSim / SE и Synopsys VCS. Цены не публикуются открыто, но все три поставщика берут от 25 000 до 100 000 долларов США за рабочее место, годовую лицензию.
Поставщики FPGA не нуждаются в дорогостоящих корпоративных симуляторах для проектирования. Фактически, большинство поставщиков включают OEM-версию стороннего симулятора HDL в свои комплекты для проектирования. Поставляемый в комплекте симулятор взят из редакции начального уровня или малой емкости и связан с библиотеками устройств поставщика FPGA. Для проектов, нацеленных на FPGA большой емкости, рекомендуется автономный симулятор, поскольку OEM-версии может не хватать мощности или скорости для эффективной обработки больших проектов.
