TILE-Gx

редактировать

TILE-Gx
Общая информация
Запущен	2010
Разработано	Tilera
Обычный производитель (-ы)	TSMC
Производительность
Макс. CPU тактовая частота	от 1000 МГц до 1500 МГц
Архитектура и классификация
Мин. размер элемента	от 40 до 40 нм
Микроархитектура	VLIW RISC
Физические характеристики
Ядра	9, 16, 36, 64, 72, 100

TILE-Gx семейство многоядерных процессоров от Tilera. Он состоит из ячеистой сети, содержащей до 100 ядер. Его будет производить TSMC с длиной волны 40 нм. 19 февраля 2013 года было объявлено, что Tilera будет производить 72-ядерный ЦП Tile-Gx, способный обрабатывать сети с высокой пропускной способностью.

64-битное ядро (3-разрядное)
32 КБ L1 I -кэш, D-кэш L1 32 КБ (на ядро)
Кэш L2 256 КБ (на ядро)
кэш L3 до 26 МБ (на чип)
4 MAC / цикл с расширениями SIMD
2 или 4 72-битных контроллера памяти DDR3 с ECC (до 2,1 ГГц)
Встроенный криптоускоритель с шифрованием 40 Гбит / с (небольшой пакет) и Полнодуплексное сжатие 20 Гбит / с, генератор истинных случайных чисел, RSA ускоритель

См. Также

Ссылки

"Корпорация Tilera присоединяется к Китайскому форуму Wireless TD Forum в качестве старшего члена " (пресс-релиз). Тилера. 26 октября 2009 г. Архивировано из оригинала 26 июля 2011 г. Получено 16 июня 2011 г.