Войти
| Общая информация | |
|---|---|
| Запущен | 2001 |
| Разработано | Fujitsu |
| Производительность | |
| Макс. CPU тактовая частота | от 1,10 ГГц до 1,35 ГГц |
| Архитектура и классификация | |
| Набор команд | SPARC V9 |
| Физические характеристики | |
| Ядра |
|
SPARC64 V (Zeus) - это микропроцессор SPARC V9 , разработанный Fujitsu. SPARC64 V стал основой для серии последовательных процессоров, разработанных для серверов, а затем и суперкомпьютеров.
Серии серверов: SPARC64 V +, VI, VI +, VII, VII +, X, X + и XII. SPARC64 VI и его преемники до VII + использовались в серверах Fujitsu и Sun (позже Oracle ) SPARC Enterprise M-Series. Помимо серверов, версия SPARC64 VII также использовалась в коммерчески доступном суперкомпьютере Fujitsu FX1. По состоянию на октябрь 2017 года SPARC64 XII является новейшим серверным процессором и используется в серверах Fujitsu и Oracle M12.
Серия суперкомпьютеров основана на SPARC64 VII, и это SPARC64 VIIfx, IXfx и XIfx. SPARC64 VIIIfx использовался в K-компьютере, а SPARC64 IXfx - в коммерчески доступном PRIMEHPC FX10. По состоянию на июль 2016 года SPARC64 XIfx является новейшим процессором для суперкомпьютеров и используется в суперкомпьютере Fujitsu PRIMEHPC FX100.
В конце 1990-х годов HAL Computer Systems, дочерняя компания Fujitsu, проектировала преемника SPARC64 GP как SPARC64 V. Впервые объявленный на Microprocessor Forum 1999, HAL SPARC64 V должен был работать на частоте 1 ГГц и иметь широкую суперскалярную организацию с сверхспекуляцией, инструкцией L1 Кэш трассировки, небольшой, но очень быстрый кэш данных L1 размером 8 КБ и отдельные кеши L2 для инструкций и данных. Он был разработан по технологии CS85 компании Fujitsu, 0,17 мкм КМОП-технологии с шестью уровнями медных соединений; и состоял бы из 65 миллионов транзисторов на кристалле диаметром 380 мм. Первоначально запланированный к выпуску в конце 2001 года для серверов Fujitsu GranPower, он был отменен в середине 2001 года, когда Fujitsu закрыла HAL и заменила его разработкой Fujitsu.
Первые Fujitsu SPARC64 V были изготовлены в декабре 2001 года. Они работали на частотах от 1,1 до 1,35 ГГц. План развития Fujitsu SPARC64 на 2003 год показал, что компания планировала выпустить версию 1,62 ГГц в конце 2003 или начале 2004 года, но она была отменена в пользу SPARC64 V +. SPARC64 V использовался Fujitsu в своих серверах PRIMEPOWER.
SPARC64 V был впервые представлен на Microprocessor Forum 2002. На момент представления он имел самую высокую тактовую частоту как SPARC, так и 64-битных серверных процессоров в производстве; и наивысший рейтинг SPEC среди всех процессоров SPARC.
SPARC64 V - это микропроцессор с четырьмя проблемами суперскалярным с выходом -оформление. Он основан на микропроцессоре Fujitsu GS8900 основной рамы.
SPARC64 V извлекает до восьми инструкций из кеша команд на первом этапе и помещает их в Буфер команд на 48 записей. На следующем этапе четыре инструкции берутся из этого буфера, декодируются и отправляются на соответствующие резервные станции. SPARC64 V имеет шесть резервных станций, две из которых обслуживают целочисленные блоки, одна - для генераторов адресов, две - для блоков с плавающей запятой и одна - для инструкций перехода. Каждое целое число, генератор адресов и блок с плавающей запятой имеют резервную станцию с восемью записями. Каждая резервная станция может отправить инструкцию своему исполнительному устройству. Какая инструкция будет отправлена в первую очередь, зависит от доступности операнда, а затем от его возраста. Старым инструкциям дается более высокий приоритет, чем новым. Резервные станции могут рассылать инструкции спекулятивно (спекулятивная рассылка). То есть инструкции могут быть отправлены исполнительным модулям, даже если их операнды еще не доступны, но будут, когда начнется выполнение. На шестом этапе отправляется до шести инструкций.
Файлы регистров читаются на седьмом этапе. В архитектуре SPARC есть отдельные файлы регистров для целочисленных инструкций и инструкций с плавающей запятой. Целочисленный регистровый файл имеет восемь регистровых окон. JWR (Joint Work Register) содержит 64 записи и имеет восемь портов чтения и два порта записи. JWR содержит подмножество из восьми окон регистров, предыдущего, текущего и следующего окон регистров. Его цель - уменьшить размер файла регистров, чтобы микропроцессор мог работать на более высоких тактовых частотах. Файл регистров с плавающей запятой содержит 64 записи и имеет шесть портов чтения и два порта записи.
Выполнение начинается на девятой стадии. Есть шесть исполнительных блоков: два для целых чисел, два для загрузки и сохранения и два для операций с плавающей запятой. Два целочисленных исполнительных модуля обозначаются EXA и EXB. Оба имеют арифметико-логический блок (ALU) и блок сдвига, но только EXA имеет блоки умножения и деления. Загрузка и сохранение выполняются двумя генераторами адресов (AG), обозначенными AGA и AGB. Это простые ALU, используемые для вычисления виртуальных адресов.
Два блока с плавающей запятой (FPU) обозначены как FLA и FLB. Каждый FPU содержит сумматор и умножитель, но только FLA имеет присоединенный графический блок. Они выполняют инструкции сложения, вычитания, умножения, деления, извлечения квадратного корня и умножение – сложение. В отличие от своего преемника SPARC64 VI, SPARC64 V выполняет умножение-сложение с отдельными операциями умножения и сложения, что дает до двух ошибок округления. Графический блок выполняет инструкции набора визуальных инструкций (VIS), набор инструкций с одной инструкцией и множеством данных (SIMD). Все инструкции конвейерные, за исключением деления и извлечения квадратного корня, которые выполняются с использованием итерационных алгоритмов. Команда FMA реализуется путем чтения трех операндов из регистра операнда, умножения двух операндов, пересылки результата и третьего операнда в сумматор и добавления их для получения окончательного результата.
Результаты от исполнительных модулей и загрузок не записываются в регистровый файл. Для поддержания порядка выполнения программы они записываются в буферы обновления, где они находятся до фиксации. SPARC64 V имеет отдельные буферы обновления для целочисленных и с плавающей запятой. В обоих по 32 записи. Целочисленный регистр имеет восемь портов чтения и четыре порта записи. Половина портов записи используется для результатов целочисленных исполнительных блоков, а другая половина - для данных, возвращаемых загрузками. Буфер обновления с плавающей запятой имеет шесть портов чтения и четыре порта записи.
Фиксация происходит самое раннее на десятом этапе. SPARC64 V может фиксировать до четырех инструкций за цикл. На одиннадцатом этапе результаты записываются в файл регистра, где они становятся видимыми для программного обеспечения.
SPARC64 V имеет двухуровневую иерархию кеша. Первый уровень состоит из двух кешей, кеша инструкций и кеша данных. Второй уровень состоит из единого кэша на кристалле.
Каждый кэш уровня 1 (L1) имеет емкость 128 КБ. Они оба являются ассоциативными с двусторонним набором и имеют размер строки 64 байта. Они виртуально индексируются и физически размечены. Доступ к кешу инструкций осуществляется через 256-битную шину. Доступ к кешу данных осуществляется с помощью двух 128-битных шин. Кэш данных состоит из восьми банков, разделенных 32-битными границами. Он использует политику обратной записи. Кэш данных записывает в кэш L2 с помощью собственной 128-битной однонаправленной шины.
Кэш второго уровня имеет емкость 1 или 2 МБ, и установленная ассоциативность зависит от емкости.
Микропроцессор имеет 128-битную системную шину, работающую на частоте 260 МГц. Шина может работать в двух режимах: с одинарной скоростью передачи данных (SDR) и двойной скоростью передачи данных (DDR), обеспечивая пиковую пропускную способность 4,16 или 8,32 ГБ / с соответственно.
SPARC64 V состоит из 191 миллиона транзисторов, из которых 19 миллионов содержатся в логических схемах. Он был изготовлен в 0,13 мкм, восьмислойной медной металлизации, комплементарном металл-оксид-полупроводник (CMOS) кремний на изоляторе (SOI) процесс. Размер кристалла составляет 18,14 мм на 15,99 мм при площади кристалла 290 мм.
На частоте 1,3 ГГц рассеиваемая мощность SPARC64 V составляет 34,7 Вт. Серверы Fujitsu PrimePower, которые используют SPARC64 V подает на микропроцессор немного более высокое напряжение, чтобы он мог работать на частоте 1,35 ГГц. Повышенное напряжение источника питания и рабочая частота увеличили рассеиваемую мощность до ~ 45 Вт.
| Общая информация | |
|---|---|
| Выпущено | 2004 |
| Разработано от | Fujitsu |
| Производительность | |
| Макс. CPU тактовая частота | от 1,65 ГГц до 2,16 ГГц |
| Архитектура и классификация | |
| Набор команд | SPARC V9 |
| Физические характеристики | |
| Ядра |
|
SPARC64 V +, под кодовым названием «Olympus-B», является дальнейшим развитием SPARC64 V. Усовершенствования по сравнению с SPARC64 V включают более высокие тактовые частоты 1,82–2,16 ГГц и больший объем кэш-памяти L2 на 3 или 4 МБ.
Первый SPARC64 V +, версия 1,89 ГГц, был поставлен в сентябре 2004 года в Fujitsu PrimePower 650 и 850. В декабре 2004 года версия 1,82 ГГц была поставлена в PrimePower 2500. Эти версии имеют 3 МБ Кэш L2. В феврале 2006 года были представлены четыре версии: версии 1,65 и 1,98 ГГц с кэш-памятью L2 3 МБ, поставляемые в PrimePower 250 и 450; и версии 2,08 и 2,16 ГГц с кэшем L2 объемом 4 МБ, поставляемые в моделях среднего и высокого класса.
Он содержал около 400 миллионов транзисторов на кристалле размером 18,46 мм на 15,94 мм на площади 294,25 мм. Он был изготовлен по технологии 90 нм CMOS с десятью уровнями медного соединения.
| Общая информация | |
|---|---|
| Запущен | 2007 |
| Производительность | |
| Макс. CPU тактовая частота | 2150-2400 |
| Кэш | |
| L1 кэш | 128 КБ на ядро |
| кэш L2 | 4–6 МБ на ядро |
| Архитектура и классификация | |
| Инструкции | SPARC V9 |
| Физические характеристики | |
| Транзисторы |
|
| Ядра |
|
| История | |
| Предшественник | SPARC64 V + |
| Преемник | SPARC64 VII |
SPARC64 VI с кодовым названием Olympus-C - это двухъядерный процессор ( первый многоядерный процессор SPARC64), пришедший на смену SPARC64 V +. Он изготовлен Fujitsu по технологии 90 нм, 10-слойной медной, CMOS кремнии на изоляторе (SOI), что позволило интегрировать два ядра и кэш L2 на кристалле. Каждое ядро представляет собой модифицированный процессор SPARC64 V +. Одним из основных улучшений является добавление двунаправленной крупнозернистой многопоточности (CMT), которую Fujitsu назвала вертикальной многопоточностью (VMT). В CMT, какой поток выполняется, определяется разделением времени, или, если поток выполняет операцию с большой задержкой, выполнение переключается на другой поток. Добавление CMT потребовало дублирования программного счетчика и регистров управления, целых чисел и регистров с плавающей запятой, поэтому для каждого потока существует один набор каждого из них. Также была добавлена инструкция с плавающей запятой слитного умножения-сложения (FMA), первый процессор SPARC, который сделал это.
Ядра совместно используют встроенный унифицированный кэш L2 объемом 6 МБ. Кэш L2 является 12-сторонним ассоциативным набором и имеет 256-байтовые строки. Доступ к кеш-памяти осуществляется через две однонаправленные шины, 256-битную шину чтения и 128-битную шину записи. SPARC64 VI имеет новую системную шину Jupiter Bus. SPARC64 VI состоял из 540 миллионов транзисторов. Размер матрицы 20,38 мм на 20,67 мм (421,25 мм).
SPARC64 VI изначально должен был быть представлен в середине 2004 года в серверах Fujitsu PrimePower. Разработка PrimerPowers была прекращена после того, как Fujitsu и Sun Microsystems объявили в июне 2004 года, что они будут сотрудничать над новыми серверами под названием Advanced Product Line (APL). Эти серверы планировалось ввести в середине 2006 года, но отложили до апреля 2007 года, когда они были представлены как SPARC Enterprise. Процессоры SPARC64 VI, представленные в SPARC Enterprise при его анонсе, были версией 2,15 ГГц с кэш-памятью L2 5 МБ и версиями 2,28 и 2,4 ГГц с кэшами L2 6 МБ.
SPARC64 VII (ранее назывался SPARC64 VI +) с кодовым названием Jupiter - это дальнейшее развитие SPARC64 VI, анонсированного в июле 2008 года. Это четырехъядерный микропроцессор. Каждое ядро поддерживает двухстороннюю одновременную многопоточность (SMT), которая заменяет двухстороннюю крупнозернистую многопоточность, называемую Fujitsu вертикальной многопоточностью (VMT). Таким образом, он может выполнять восемь потоков одновременно. Другие изменения включают больше функций RAS ; файл целочисленных регистров теперь защищен ECC, а количество средств проверки ошибок увеличено примерно до 3 400. Он состоит из 600 миллионов транзисторов, имеет размер 21,31 мм × 20,86 мм (444,63 мм) и изготовлен Fujitsu по технологии медного соединения 65 нм CMOS.
SPARC64 VII был представлен в SPARC Enterprise. Он совместим с сокетами своего предшественника, SPARC64 VI, и имеет возможность обновления на месте. SPARC64 VII могут сосуществовать, работая на своей собственной тактовой частоте, вместе с SPARC64 VI. Первые версии SPARC64 VII были версией 2,4 ГГц с кэш-памятью L2 5 МБ, используемой в SPARC Enterprise M4000 и M5000, и версией 2,52 ГГц с кэш-памятью L2 6 МБ. 28 октября 2008 года в SPARC Enterprise M3000 была представлена версия 2,52 ГГц с кэш-памятью второго уровня 5 МБ. 13 октября 2009 г. Fujitsu и Sun представили новые версии SPARC64 VII (под кодовым названием Jupiter +), версию 2,53 ГГц с кэш-памятью L2 5,5 МБ для M4000 и M5000 и версию 2,88 ГГц с кэш-памятью L2 6 МБ для M8000 и M9000. 12 января 2010 года в M3000 была представлена версия 2,75 ГГц с кэш-памятью L2 5 МБ.
SPARC64 VII + (Jupiter-E), именуемый Oracle M3, является дальнейшим развитием SPARC64 VII. Тактовая частота была увеличена до 3 ГГц, а размер кэша L2 был увеличен вдвое до 12 МБ. Эта версия была анонсирована 2 декабря 2010 года для высокопроизводительных серверов SPARC Enterprise M8000 и M9000. Эти улучшения привели к увеличению общей производительности примерно на 20%. Версия с частотой 2,66 ГГц предназначалась для моделей M4000 и M5000 среднего класса. 12 апреля 2011 года для младшего M3000 была анонсирована версия с тактовой частотой 2,86 ГГц с двумя или четырьмя ядрами и 5,5 МБ кэш-памяти L2. VII + совместим с сокетами своего предшественника VII. Существующие высокопроизводительные серверы SPARC Enterprise серии M можно модернизировать до процессоров VII + на месте.
A K-компьютер blade с четырьмя процессорами SPARC64 VIIIfx (под более крупными теплообменниками )
SPARC64 VIIIfx (Venus) - это восьмиядерный процессор на базе SPARC64 VII, разработанный для высокопроизводительных вычислений (HPC) В результате, VIIIfx не стал преемником VII, но существовал одновременно с ним. Он состоит из 760 миллионов транзисторов, имеет размеры 22,7 мм на 22,6 (513,02 мм;), изготовлен на базе CMOS Fujitu 45 нм. процесс с медными межсоединениями и имеет 1271 контакт ввода / вывода.VIIIfx имеет пиковую производительность 128 GFLOPS и типичное энергопотребление 58 Вт при 30 ° C для эффективности 2,2 GFLOPS / Вт. VIIIfx имеет четыре встроенных контроллера памяти, всего восемь каналов памяти. Он подключается к 64 ГБ памяти DDR3 SDRAM и имеет пиковую пропускную способность памяти 64 ГБ / с.
VIIIfx был разработан для проекта суперкомпьютеров нового поколения (также называемого Kei Soku Keisenki и Project Keisoku), инициированного Министерством образования, культуры, спорта, науки и технологий Японии в январе 2006 года. Целью проекта было производство самого быстрого в мире суперкомпьютера с производительностью более 10 PFLOPS к марту 2011 года. Контракт на разработку суперкомпьютера заключили компании Fujitsu, Hitachi и NEC. Первоначально предполагалось, что суперкомпьютер будет иметь гибридную архитектуру, содержащую скалярные и векторные процессоры. Разработанный Fujitsu процессор VIIIfx должен был стать скалярным процессором, а векторный процессор был разработан совместно Hitachi и NEC. Однако из-за финансового кризиса 2007–2008 гг. Hitachi и NEC объявили в мае 2009 года, что они покидают проект, поскольку производство оборудования, за которое они несут ответственность, приведет к финансовым потерям для них. Впоследствии Fujitsu переработала суперкомпьютер, чтобы использовать VIIIfx как единственный тип процессора.
К 2010 году суперкомпьютер, который будет построен в рамках проекта, получил название K computer. Расположен в Продвинутом институте вычислительных наук (AICS) RIKEN в Кобе, Япония; он получает свою производительность от 88 128 процессоров VIIIfx. В июне 2011 года комитет проекта TOP500 объявил, что компьютер K (все еще неполный с 68 544 процессорами) превзошел тест LINPACK с показателем 8,162 PFLOPS, реализовав 93% максимальной производительности, что делало его самым быстрым суперкомпьютером в мире на то время.
Ядро VIIIfx основано на ядре SPARC64 VII с многочисленными модификациями для высокопроизводительных вычислений, а именно High Performance Вычислительно-арифметические вычислительные расширения (HPC-ACE) - это расширение, разработанное Fujitsu для архитектуры SPARC V9. Из интерфейса удалена крупномасштабная многопоточность, размер кэша инструкций L1 уменьшился вдвое до 32 КБ; и количество записей кэша целевых адресов ветвления (BTAC) уменьшено до 1024 с 8192, а его ассоциативность уменьшена до двух с восьми; и перед декодером команд был вставлен дополнительный этап конвейера. На этом этапе размещалось большее количество целочисленных регистров и регистров с плавающей запятой, определенных HPC-ACE. Архитектура SPARC V9 была спроектирована так, чтобы иметь только 32 целых и 32 регистра чисел с плавающей запятой. Кодирование инструкций SPARC V9 ограничивало количество регистров до 32. Чтобы указать дополнительные регистры, HPC-ACE имеет «префиксную» инструкцию, которая будет следовать сразу за одной или двумя инструкциями SPARC V9. Команда префикса содержала (в основном) части номеров регистров, которые не могли уместиться в инструкции SPARC V9. На этом дополнительном этапе конвейера до четырех инструкций SPARC V9 были объединены с двумя префиксными инструкциями на предыдущем этапе. Затем объединенные инструкции были декодированы на следующем этапе конвейера.
Бэкэнд также был сильно изменен. Количество записей станции резервирования для ветвлений и целочисленных инструкций было уменьшено до шести и десяти соответственно. И к целочисленным файлам регистров, и к файлам регистров с плавающей запятой были добавлены регистры: файл целочисленных регистров увеличился до 32, а всего было 256 регистров с плавающей запятой. Дополнительные целочисленные регистры не являются частью окон регистров, определенных SPARC V9, но всегда доступны через префиксную инструкцию; и 256 регистров с плавающей запятой могут использоваться как скалярными инструкциями с плавающей запятой, так и инструкциями SIMD как с целыми числами, так и с плавающей запятой. В начало конвейера выполнения с плавающей запятой добавлен дополнительный этап конвейера для доступа к большему файлу регистров с плавающей запятой. 128-битные инструкции SIMD из HPC-ACE были реализованы путем добавления двух дополнительных модулей с плавающей запятой, всего четыре. Выполнение SIMD может выполнять до четырех операций слитного умножения-сложения с одинарной или двойной точностью (восемь FLOPS) за цикл. Число записей очереди загрузки было увеличено с 16 до 20, а размер кэша данных L1 уменьшился вдвое до 32 КБ. Количество записей в стеке фиксации, которое определяло количество инструкций, которые могут выполняться в бэкэнде, было уменьшено до 48 с 64.
SPARC64 IXfx - это улучшенная версия SPARC64 VIIIfx, разработанная Fujitsu и LSI впервые был представлен в анонсе суперкомпьютера PRIMEHPC FX10 7 ноября 2011 года. Он, наряду с PRIMEHPC FX10, представляет собой коммерциализацию технологий, впервые появившихся в компьютерах VIIIfx и K. По сравнению с VIIIfx, организационные улучшения включали удвоение количества ядер до 16, удвоение объема общего кэша L2 до 12 МБ и увеличение пиковой пропускной способности памяти DDR3 SDRAM до 85 ГБ / с. IXfx работает на частоте 1,848 ГГц, имеет пиковую производительность 236,5 GFLOPS и потребляет 110 Вт при энергоэффективности более 2 GFLOPS на ватт. Он состоял из 1 миллиарда транзисторов и был реализован в процессе 40 нм CMOS с медными межсоединениями.
SPARC64 X - анонсированный 16-ядерный серверный микропроцессор. в 2012 году и используется в серверах Fujitsu M10 (которые также продаются Oracle). SPARC64 X основан на SPARC64 VII + со значительными улучшениями в структуре ядра и микросхемы. Ядра были улучшены за счет включения таблицы истории паттернов для прогнозирования ветвлений, спекулятивного выполнения нагрузок, большего количества исполнительных модулей, поддержки расширения HPC-ACE (первоначально из SPARC64 VIIIfx), более глубокий конвейер для тактовой частоты 3,0 ГГц и ускорители для криптографии, базы данных, а также функций арифметики и преобразования десятичных чисел с плавающей запятой. 16 ядер совместно используют унифицированный 24-мегабайтный 24-позиционный ассоциативный кэш L2. Усовершенствования в организации микросхем включают четыре интегрированных контроллера памяти DDR3 SDRAM, бесклеевой четырехстороннюю симметричную многопроцессорную обработку, десять каналов SERDES для симметричной многопроцессорной обработки, масштабируемость до 64 сокетов и два интегрированных PCI Express 3.0 контроллеры. SPARC64 X содержит 2,95 миллиарда транзисторов, имеет размеры 23,5 мм на 25 мм (637,5 мм) и изготовлен по технологии CMOS 28 нм с медными межсоединениями.
SPARC64 X + - это усовершенствованный процессор SPARC64 X, анонсированный в 2013 году. Он отличается незначительными улучшениями в структуре ядра и более высокой тактовой частотой 3,5 ГГц, полученной за счет улучшенной схемы и компоновки. Он содержал 2,99 миллиарда транзисторов размером 24 мм на 25 мм (600 мм) и изготавливается по тому же процессу, что и SPARC64 X. 8 апреля 2014 г. в ответ стали доступны детали с разбивкой по скорости с частотой 3,7 ГГц. к выпуску новых моделей Xeon E5 и E7 от Intel ; и предстоящее представление POWER8 компанией IBM.
Fujitsu представила SPARC64 XIfx в августе 2014 года на Hot Chips симпозиум. Он используется в суперкомпьютере Fujitsu PRIMEHPC FX100, пришедшем на смену PRIMEHPC FX10. XIfx работает на частоте 2,2 ГГц и имеет пиковую производительность 1,1 терафлопс. Он состоит из 3,75 миллиарда транзисторов и производится Taiwan Semiconductor Manufacturing Company по технологии 20 нм с металлическим затвором с высоким κ (HKMG). Согласно отчету микропроцессора, площадь штампа составляет 500 мм; и типичное энергопотребление 200 Вт.
XIfx имеет 34 ядра, 32 из которых являются вычислительными ядрами, используемыми для запуска пользовательских приложений, и 2 вспомогательных ядра, используемых для запуска операционной системы и других системных служб. Делегирование пользовательских приложений и операционной системы выделенным ядрам повышает производительность, гарантируя, что частные кэши вычислительных ядер не используются совместно с другими командами и данными и не нарушаются ими. 34 ядра дополнительно организованы в две группы основной памяти (CMG), каждая из которых состоит из 16 вычислительных ядер и 1 вспомогательного ядра, совместно использующих унифицированный кэш L2 объемом 12 МБ. Разделение ядер на CMG позволило интегрировать 34 ядра на одном кристалле, упростив реализацию согласованности кэша и исключив необходимость совместного использования кэша L2 между 34 ядрами. Две группы CMG совместно используют память через организацию ccNUMA.
Ядро XIfx было основано на SPARC64 X + с организационными улучшениями. XIfx реализует улучшенную версию расширений HPC-ACE (HPC-ACE2), которая удвоила ширину блоков SIMD до 256 бит и добавила новые инструкции SIMD. По сравнению с SPARC64 IXfx, XIfx имеет улучшение в 3,2 раза для двойной точности и 6,1 для одинарной точности. Чтобы дополнить увеличенную ширину модулей SIMD, пропускная способность кэша L1 была увеличена до 4,4 ТБ / с.
Улучшения в организации SoC коснулись интерфейсов памяти и межсоединений. Интегрированные контроллеры памяти были заменены четырьмя интерфейсами Hybrid Memory Cube (HMC) для уменьшения задержки памяти и повышения пропускной способности памяти. Согласно отчету о микропроцессоре, IXfx был первым процессором, использующим HMC. XIfx подключается к 32 ГБ памяти, предоставляемой восемью HMC по 4 ГБ. HMC имеют 16-полосную версию, каждая из которых работает со скоростью 15 Гбит / с. Каждый CMG имеет два интерфейса HMC, и каждый интерфейс HMC подключен к двум HMC через свои собственные порты. Каждый CMG имеет пропускную способность памяти 240 ГБ / с (120 ГБ / с и 120 ГБ / с вне).
XIfx заменил десять каналов SERDES на внешний контроллер межкомпонентного соединения Tofu на десятипортовый интегрированный контроллер для межсоединения Tofu2 второго поколения. Tofu2 - это ячеистая / тороидальная сеть 6D с полнодуплексной пропускной способностью 25 ГБ / с (12,5 ГБ / с на направление, 125 ГБ / с для десяти портов) и улучшенной архитектурой маршрутизации.
Fujitsu объявила на Международной конференции по суперкомпьютерам в июне 2016 года, что ее будущий суперкомпьютер exascale будет иметь процессоры собственной разработки, реализующие ARMv8 архитектура. A64FX будет реализовывать расширения архитектуры ARMv8, эквивалентные HPC-ACE2, которые Fujitsu разрабатывает с ARM Holdings.
ядра Sparc64-XII, обеспечивающие запуск на частоте 3,9 ГГц 20 нанометров обрабатывает TSMC с кэш-памятью третьего уровня. 5,5 миллиардов транзисторов и пропускная способность памяти 153 ГБ / с, а единственный поставщик UNIX может запускать Solaris 10 на голом железе. Пакет ЦП включает до 12 ядер × 8-процессорный SMT (96 потоков).
