LatticeMico32

редактировать
LatticeMico32
DesignerLattice Semiconductor
Биты32-битные
Представлены2006
Дизайн RISC
ТипРегистр-регистр
Кодирование Фиксированное 32-битное
Ветвление Сравнение и ветвление
Порядок байтов Большие
РасширенияОпределяемые пользователем
ОткрытыеДа, и без лицензионных платежей
Регистры
общего назначения 32

LatticeMico32 - это 32-битный микропроцессор soft core от Lattice Semiconductor, оптимизированный для программируемых вентильных матриц 91>(ПЛИС). Он использует гарвардскую архитектуру, что означает, что шины команд и данных разделены. При желании можно использовать логику арбитража шины для объединения двух шин.

LatticeMico32 находится под бесплатной базовой лицензией (IP). Это означает, что Mico32 не ограничивается Lattice FPGA и может легально использоваться на любой архитектуре хоста (FPGA, ASIC или программной эмуляции (например, QEMU )). Ядро LatticeMico32 можно встраивать в ПЛИС Xilinx и Altera, в дополнение к частям Lattice, для которых был разработан LatticeMico32. AMD PowerTune использует LatticeMico32.

И ядро ​​ЦП, и инструментарий разработки доступны в виде исходного кода, что позволяет третьим сторонам вносить изменения в архитектуру процессора.

Содержание

  • 1 Возможности
  • 2 Toolchain
  • 3 См. Также
  • 4 Ссылки
  • 5 Внешние ссылки

Характеристики

  • Архитектура загрузки / сохранения RISC
  • 32 -битовый путь к данным
  • 32-битные инструкции фиксированного размера (все инструкции 32-битные, включая инструкции перехода, вызова и перехода.)
  • 32 регистра общего назначения (R0 обычно устанавливается в ноль по соглашению, однако R0 является стандартным регистром, и при желании ему могут быть присвоены другие значения.)
  • До 32 внешних прерываний
  • Настраиваемый набор команд, включая пользовательские инструкции
  • Дополнительные конфигурируемые кеши (с прямым отображением или двусторонней ассоциативной связью, с различными размерами и расположениями кешей)
  • Дополнительные конвейерные памяти
  • Двойная память Wishbone интерфейсы (одна шина инструкций только для чтения, одна шина чтения-записи данных / периферийных устройств)
  • Отображенный в памяти ввод-вывод
  • 6-ступенчатый конвейер

Toolchain

См. Также

Ссылки

Внешние ссылки

Последняя правка сделана 2021-05-26 14:33:53
Содержание доступно по лицензии CC BY-SA 3.0 (если не указано иное).
Обратная связь: support@alphapedia.ru
Соглашение
О проекте