Делитель частоты, также называется делителем тактовой частоты или пересчеткой или предделителем, является схемой, которая принимает входной сигнал с частотой, и формирует выходной сигнал частоты:
где - целое число. Фазовой автоподстройки частоты синтезаторы частоты делают использование делителей частоты, чтобы генерировать частоту, которая является кратным опорной частоты. Делители частоты могут быть реализованы как для аналоговых, так и для цифровых приложений.
Аналоговые делители частоты встречаются реже и используются только на очень высоких частотах. Цифровые делители, реализованные в современных технологиях ИС, могут работать на частотах до десятков ГГц.
Регенеративный делитель частоты, также известный как делитель частоты Миллера, смешивает входной сигнал с сигналом обратной связи от смесителя.
Сигнал обратной связи есть. Это приводит к сумме и разности частот, на выходе микшера. Фильтр нижних частот удаляет более высокую частоту, и частота усиливается и возвращается в смеситель.
Автономный генератор, на который подается небольшое количество высокочастотного сигнала, будет колебаться синхронно с входным сигналом. Такие делители частоты были необходимы в развитии телевидения.
Он работает аналогично генератору с синхронизацией впрыска. В делителе частоты с синхронизацией с инжекцией частота входного сигнала является кратной (или дробной) частотой холостого хода генератора. Хотя эти делители частоты имеют более низкую мощность, чем широкополосные статические (или триггерные) делители частоты, недостатком является их низкий диапазон захвата. Диапазон блокировки ILFD обратно пропорционален добротности (Q) резервуара генератора. В конструкциях интегральных схем это делает ILFD чувствительным к изменениям процесса. Необходимо следить за тем, чтобы диапазон настройки схемы управления (например, генератора, управляемого напряжением) находился в пределах диапазона синхронизации входа ILFD.
Для целочисленного деления степени двойки можно использовать простой двоичный счетчик, синхронизируемый входным сигналом. Наименее значимый выходной бит чередуется с 1/2 скорости входного синхросигнала, следующий бит с 1/4 скорости, третий бит с 1/8 скорости и т. Д. Расположение триггеров - классический метод для целых чисел. -n деление. Такое разделение когерентно по частоте и фазе для источника в зависимости от изменений окружающей среды, включая температуру. Самая простая конфигурация - это серия, в которой каждый триггер делится на 2. Для серии из трех из них такой системой будет деление на 8. Добавляя дополнительные логические элементы к цепочке триггеров, можно получить другие коэффициенты деления. Семейства логических интегральных схем могут обеспечить решение с одной микросхемой для некоторых общих коэффициентов деления.
Другой популярной схемой для деления цифрового сигнала на четное целое число является счетчик Джонсона. Это тип сети регистров сдвига, которая синхронизируется входным сигналом. Выходные данные с дополнениями последнего регистра возвращаются на вход первого регистра. Выходной сигнал получается из одного или нескольких выходов регистра. Например, делитель деления на 6 может быть построен с 3-регистровым счетчиком Джонсона. Шесть допустимых значений счетчика - 000, 100, 110, 111, 011 и 001. Этот шаблон повторяется каждый раз, когда сеть синхронизируется входным сигналом. Выход каждого регистра - прямоугольная волна f / 6 с фазовым сдвигом между регистрами 60 °. Дополнительные регистры могут быть добавлены для обеспечения дополнительных целочисленных делителей.
( Классификация: асинхронная последовательная логика ) Расположение D-триггеров - классический метод деления на целое число. Такое разделение когерентно по частоте и фазе для источника в зависимости от изменений окружающей среды, включая температуру. Самая простая конфигурация - это серия, в которой каждый D-триггер делится на 2. Для серии из трех из них такой системой будет деление на 8. Были обнаружены более сложные конфигурации, которые генерируют нечетные факторы, такие как деление на 5. Стандартные классические логические микросхемы, которые реализуют эту или аналогичные функции частотного разделения, включают 7456, 7457, 74292 и 74294. (см. Список серии 7400 и список логических микросхем серии 4000 )
Синтезатор частоты с дробным числом n может быть построен с использованием двух целочисленных делителей, делителя частоты с делением на n и делителя частоты на (n + 1). В контроллере модуля n переключается между двумя значениями, так что ГУН чередует одну зафиксированную частоту и другую. ГУН стабилизируется на частоте, которая является средней по времени из двух зафиксированных частот. Изменяя процент времени, в течение которого делитель частоты проводит на двух значениях делителя, можно выбрать частоту заблокированного ГУН с очень высокой степенью детализации.
Если последовательность деления на n и деления на (n + 1) является периодической, на выходе VCO в дополнение к желаемой частоте появляются паразитные сигналы. Дельта-сигма делители дробного числа n преодолевают эту проблему за счет рандомизации выбора n и (n + 1) при сохранении усредненных по времени соотношений.