CoreConnect

редактировать

CoreConnect - это микропроцессор архитектура шины от IBM для систем на кристалле (SoC). Он был разработан для упрощения интеграции и повторного использования процессорных, системных и периферийных ядер в стандартных и нестандартных конструкциях SoC. Как стандартный SoC, он служит основой устройств IBM или других производителей. Элементы этой архитектуры включают в себя локальную шину процессора (PLB), периферийную шину на кристалле (OPB), мост шины и шину регистра управления устройством (DCR). Высокопроизводительные периферийные устройства подключаются к высокопроизводительной полосе пропускания и низкой задержке PLB. Более медленные периферийные ядра подключаются к OPB, что снижает трафик на PLB. CoreConnect имеет возможности подключения к конкурирующей архитектуре шины AMBA, что позволяет повторно использовать существующие компоненты SoC.

IBM делает шину CoreConnect доступной как бесплатную архитектуру без лицензионных отчислений для поставщиков инструментов, основных IP-компаний и компаний-разработчиков микросхем. Таким образом, он лицензирован более чем 1500 электронными компаниями, такими как Cadence, Ericsson, Lucent, Nokia, Siemens <18.>и Synopsys.

CoreConnect является неотъемлемой частью предложений IBM для встраиваемых систем и широко используется в их проектах на основе PowerPC 4x0. В прошлом Xilinx использовала CoreConnect в качестве инфраструктуры для всех своих встраиваемых процессоров.

Локальная шина процессора (PLB)

Локальная шина процессора
Синхронная, не мультиплексированная шина
Отдельные шины для чтения и записи
Поддерживает одновременное чтение, Записывает
Multimaster, с программируемым приоритетом, арбитражная шина
от 32-битного до 64-битного адреса
32- / 64- / 128-битные реализации (до 256 -бит)
66/133/183 МГц (32- / 64- / 128-бит)
Конвейерный, поддерживает ранние разделенные транзакции
Перекрывающийся арбитраж (последний цикл)
Поддерживает пакеты фиксированной переменной длины
Блокировка шины
Высокая пропускная способность, до 2,9 ГБ / с.

на кристалле Периферийная шина (OPB)

Периферийная шина для более медленных устройств
Синхронная, немультиплексированная шина
Мультимастерная, арбитражная шина
До 64-битной адресной шины
Отдельные 32-битные шины чтения и записи
Конвейерные транзакции
Арбитраж с перекрытием (последний цикл)
Поддержка пакетов
Динамическое определение размера шины, 8 -, 16-, 32-битные устройства
Одноконтактная передача данных
Шина блокировка (парковка)

шина регистра управления устройством (DCR)

Эта шина:

обеспечивает полностью синхронное перемещение данных GPR между CPU и логика ведомого
функционируют как синхронная, немультиплексированная шина.
имеет отдельные шины для чтения и записи данных.
состоит из одного ведущего и нескольких ведомых шина
включает 10-битную адресную шину
особенности 32-битные шины данных
использует минимум двух циклов чтения / записи
использует распределенный мультиплексор архитектура
поддерживает 8-, 16- и 32-битные устройства
выполняет однократную передачу данных

Внешние ссылки